JPH08205542A - 直流コンバータ装置 - Google Patents
直流コンバータ装置Info
- Publication number
- JPH08205542A JPH08205542A JP1348195A JP1348195A JPH08205542A JP H08205542 A JPH08205542 A JP H08205542A JP 1348195 A JP1348195 A JP 1348195A JP 1348195 A JP1348195 A JP 1348195A JP H08205542 A JPH08205542 A JP H08205542A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switching element
- control
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Rectifiers (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【目的】 直流コンバータ装置の回路構成の簡素化、小
型化及び軽量化を図る。 【構成】 本発明の直流コンバータ装置では、入力端子
１、２の電位が各々正、負であるときに第２の制御回路
１８が動作されて第２のＭＯＳ-ＦＥＴ１６がオン・オ
フ制御され、入力端子１、２の電位が各々負、正である
ときに第１の制御回路１５が動作されて第１のＭＯＳ-
ＦＥＴ１３がオン・オフ制御される。したがって、第１
及び第２の制御回路１５、１８の回路構成を簡略化して
直流コンバータ装置の回路構成を簡素化することができ
る。また、第１及び第２の制御回路１５、１８はそれぞ
れ第１及び第２のＭＯＳ-ＦＥＴ１３、１６に流れる高
周波の電流を第１及び第２の電流検出用抵抗１４、１７
で検出してオン・オフ期間の制御を行うため、商用電流
トランス等の大形で重量の大きい電流検出手段が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。
型化及び軽量化を図る。 【構成】 本発明の直流コンバータ装置では、入力端子
１、２の電位が各々正、負であるときに第２の制御回路
１８が動作されて第２のＭＯＳ-ＦＥＴ１６がオン・オ
フ制御され、入力端子１、２の電位が各々負、正である
ときに第１の制御回路１５が動作されて第１のＭＯＳ-
ＦＥＴ１３がオン・オフ制御される。したがって、第１
及び第２の制御回路１５、１８の回路構成を簡略化して
直流コンバータ装置の回路構成を簡素化することができ
る。また、第１及び第２の制御回路１５、１８はそれぞ
れ第１及び第２のＭＯＳ-ＦＥＴ１３、１６に流れる高
周波の電流を第１及び第２の電流検出用抵抗１４、１７
で検出してオン・オフ期間の制御を行うため、商用電流
トランス等の大形で重量の大きい電流検出手段が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は直流コンバータ装置、特
に入力電流の力率改善機能を有する直流コンバータ装置
に関するものである。
に入力電流の力率改善機能を有する直流コンバータ装置
に関するものである。
【０００２】
【従来の技術】商用交流電源等から供給される交流電力
を直流電力に変換する直流コンバータ装置は、従来から
電子機器及び電気機器の分野で広く用いられている。例
えば図１０に示す直流コンバータ装置は、第１及び第２
のスイッチング素子としての第１及び第２のＭＯＳ-Ｆ
ＥＴ１３、１６と第１及び第２の整流素子としての第１
及び第２のダイオード７、８とを橋絡（ブリッジ）接続
して成るブリッジ回路２３と、ブリッジ回路２３の一方
の対角の各々の接続点間、即ち第１のＭＯＳ-ＦＥＴ１
３及び第１のダイオード７の接続点と第２のＭＯＳ-Ｆ
ＥＴ１６及び第２のダイオード８の接続点との間に接続
された平滑コンデンサ１０と、ブリッジ回路２３の他方
の対角の各々の接続点間、即ち一端が入力端子１、フィ
ルタ回路３及びリアクトル６を介して第１及び第２のＭ
ＯＳ-ＦＥＴ１３、１６の接続点に接続されかつ他端が
入力端子２、フィルタ回路３を介して第１及び第２のダ
イオード７、８の接続点に接続された交流電源０と、第
１及び第２のＭＯＳ-ＦＥＴ１３、１６と並列に接続さ
れた第３及び第４の整流素子としての第３及び第４のダ
イオード１９、２０と、第１及び第２のＭＯＳ-ＦＥＴ
１３、１６の各ゲート端子（制御端子）に第１及び第２
の駆動信号ＶG1、ＶG2をそれぞれ付与して第１及び第２
のＭＯＳ-ＦＥＴ１３、１６をオン・オフ制御する制御
回路２４とを備えている。また、フィルタ回路３と第１
及び第２のダイオード７、８の接続点との間には交流入
力電流ＩINを検出する商用電流トランス５２が設けられ
ている。図１０において、１１、１２は出力端子、４
６、４７は分圧用抵抗を示す。制御回路２４内には、ダ
イオードブリッジ５４及び抵抗５９から成りかつ商用電
流トランス５２により検出された交流入力電流ＩINをそ
の電流に対応する電圧として検出する入力電流検出回路
２５と、１次及び２次巻線５３a、５３bを有する商用ト
ランス５３、整流用ダイオード５６、抵抗５７及び定電
圧ダイオード７０から成る入力電圧極性検出回路２６
と、分圧用抵抗４６、４７の接続点の電圧と第１の基準
電源４１の第１の基準電圧ＶS1とを比較するオペアンプ
３６と、三角波信号を出力する三角波発振器３５と、セ
ット信号を発生するセット信号発生器３３と、抵抗３
７、３８により合成された入力電流検出回路２５の検出
出力及び三角波発振器３５の三角波出力の合成出力とオ
ペアンプ３６の比較出力とを比較するコンパレータ３４
と、コンパレータ３４の比較出力からリセット信号を生
成するリセット信号形成回路３２と、セット信号発生器
３３のセット信号によりセット状態となりかつリセット
信号形成回路３２のリセット信号によりリセット状態と
なるＲ-Ｓフリップフロップ３１と、入力電圧極性検出
回路２６の出力信号を反転増幅する反転増幅器６４と、
Ｒ-Ｓフリップフロップ３１の出力信号及び反転増幅器
６４の出力信号の論理積を演算する第１のＡＮＤゲート
６５と、第１のＡＮＤゲート６５の演算出力信号の直流
バイアスレベルを調整して第１の駆動信号ＶG1を出力す
る電位変換器６６と、Ｒ-Ｓフリップフロップ３１の出
力信号及び入力電圧極性検出回路２６の出力信号の論理
積を演算して第２の駆動信号ＶG2を出力する第２のＡＮ
Ｄゲート６７とが設けられている。電位変換器６６とし
ては、例えばＩＲ社製のＩＲ２１１２等が使用可能であ
る。
を直流電力に変換する直流コンバータ装置は、従来から
電子機器及び電気機器の分野で広く用いられている。例
えば図１０に示す直流コンバータ装置は、第１及び第２
のスイッチング素子としての第１及び第２のＭＯＳ-Ｆ
ＥＴ１３、１６と第１及び第２の整流素子としての第１
及び第２のダイオード７、８とを橋絡（ブリッジ）接続
して成るブリッジ回路２３と、ブリッジ回路２３の一方
の対角の各々の接続点間、即ち第１のＭＯＳ-ＦＥＴ１
３及び第１のダイオード７の接続点と第２のＭＯＳ-Ｆ
ＥＴ１６及び第２のダイオード８の接続点との間に接続
された平滑コンデンサ１０と、ブリッジ回路２３の他方
の対角の各々の接続点間、即ち一端が入力端子１、フィ
ルタ回路３及びリアクトル６を介して第１及び第２のＭ
ＯＳ-ＦＥＴ１３、１６の接続点に接続されかつ他端が
入力端子２、フィルタ回路３を介して第１及び第２のダ
イオード７、８の接続点に接続された交流電源０と、第
１及び第２のＭＯＳ-ＦＥＴ１３、１６と並列に接続さ
れた第３及び第４の整流素子としての第３及び第４のダ
イオード１９、２０と、第１及び第２のＭＯＳ-ＦＥＴ
１３、１６の各ゲート端子（制御端子）に第１及び第２
の駆動信号ＶG1、ＶG2をそれぞれ付与して第１及び第２
のＭＯＳ-ＦＥＴ１３、１６をオン・オフ制御する制御
回路２４とを備えている。また、フィルタ回路３と第１
及び第２のダイオード７、８の接続点との間には交流入
力電流ＩINを検出する商用電流トランス５２が設けられ
ている。図１０において、１１、１２は出力端子、４
６、４７は分圧用抵抗を示す。制御回路２４内には、ダ
イオードブリッジ５４及び抵抗５９から成りかつ商用電
流トランス５２により検出された交流入力電流ＩINをそ
の電流に対応する電圧として検出する入力電流検出回路
２５と、１次及び２次巻線５３a、５３bを有する商用ト
ランス５３、整流用ダイオード５６、抵抗５７及び定電
圧ダイオード７０から成る入力電圧極性検出回路２６
と、分圧用抵抗４６、４７の接続点の電圧と第１の基準
電源４１の第１の基準電圧ＶS1とを比較するオペアンプ
３６と、三角波信号を出力する三角波発振器３５と、セ
ット信号を発生するセット信号発生器３３と、抵抗３
７、３８により合成された入力電流検出回路２５の検出
出力及び三角波発振器３５の三角波出力の合成出力とオ
ペアンプ３６の比較出力とを比較するコンパレータ３４
と、コンパレータ３４の比較出力からリセット信号を生
成するリセット信号形成回路３２と、セット信号発生器
３３のセット信号によりセット状態となりかつリセット
信号形成回路３２のリセット信号によりリセット状態と
なるＲ-Ｓフリップフロップ３１と、入力電圧極性検出
回路２６の出力信号を反転増幅する反転増幅器６４と、
Ｒ-Ｓフリップフロップ３１の出力信号及び反転増幅器
６４の出力信号の論理積を演算する第１のＡＮＤゲート
６５と、第１のＡＮＤゲート６５の演算出力信号の直流
バイアスレベルを調整して第１の駆動信号ＶG1を出力す
る電位変換器６６と、Ｒ-Ｓフリップフロップ３１の出
力信号及び入力電圧極性検出回路２６の出力信号の論理
積を演算して第２の駆動信号ＶG2を出力する第２のＡＮ
Ｄゲート６７とが設けられている。電位変換器６６とし
ては、例えばＩＲ社製のＩＲ２１１２等が使用可能であ
る。
【０００３】図１０に示す直流コンバータ装置の動作は
次の通りである。入力端子１、２がそれぞれ正（＋）、
負（−）の電位であるとき、制御回路２４から出力され
る図１２(Ａ)に示す第２の駆動信号ＶG2（Ｈ点）が高
（ハイ）レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオ
ン状態になると、入力端子１、フィルタ回路３、リアク
トル６、第２のＭＯＳ-ＦＥＴ１６、第２のダイオード
８、商用電流トランス５２、フィルタ回路３及び入力端
子２の経路で電流が流れ、リアクトル６にエネルギが蓄
積される。その後、第２の駆動信号ＶG2が高（ハイ）レ
ベルから低（ロウ）レベルとなり、第２のＭＯＳ-ＦＥ
Ｔ１６がオン状態からオフ状態になると、リアクトル６
に蓄積されたエネルギが平滑コンデンサ１０に向けて放
出され、入力端子１、フィルタ回路３、リアクトル６、
第３のダイオード１９、平滑コンデンサ１０、第２のダ
イオード８、商用電流トランス５２、フィルタ回路３及
び入力端子２の経路で電流が流れる。このとき、図１１
(Ａ)に示す入力端子１、２間の交流入力電圧ＶINがリア
クトル６の両端の電圧に重畳される。即ち、このときの
図１０の回路は、リアクトル６、第２、第３のダイオー
ド８、１９、平滑コンデンサ１０及び第２のＭＯＳ-Ｆ
ＥＴ１６により構成される昇圧チョッパ回路として動作
する。このときの第２のＭＯＳ-ＦＥＴ１６、第２のダ
イオード８及び第３のダイオード１９の各々に流れる電
流ＩDS2、ＩD2及びＩD3の波形を図１１(Ｂ)、(Ｄ)及び
(Ｆ)にそれぞれ示す。次に、入力端子１、２の電位が反
転してそれぞれ負（−）、正（＋）の電位になるとき、
制御回路２４から出力される図１２(Ｂ)に示す第１の駆
動信号ＶG1（Ｉ点）が低レベルから高レベルとなり、第
１のＭＯＳ-ＦＥＴ１３がオフ状態からオン状態になる
と、入力端子２、フィルタ回路３、商用電流トランス５
２、第１のダイオード７、第１のＭＯＳ-ＦＥＴ１３、
リアクトル６、フィルタ回路３及び入力端子１の経路で
電流が流れ、前述とは逆の極性でリアクトル６にエネル
ギが蓄積される。その後、第１の駆動信号ＶG1が高レベ
ルから低レベルとなり、第１のＭＯＳ-ＦＥＴ１３がオ
ン状態からオフ状態になると、リアクトル６に蓄積され
たエネルギが平滑コンデンサ１０に向けて放出され、入
力端子２、フィルタ回路３、商用電流トランス５２、第
１のダイオード７、平滑コンデンサ１０、第４のダイオ
ード２０、リアクトル６、フィルタ回路３及び入力端子
１の経路で電流が流れる。このとき、図１１(Ａ)に示す
入力端子１、２間の交流入力電圧ＶINがリアクトル６の
両端の電圧に重畳される。即ち、このときの図１０の回
路は、リアクトル６、第１、第４のダイオード７、２
０、平滑コンデンサ１０及び第１のＭＯＳ-ＦＥＴ１３
により構成される昇圧チョッパ回路として動作する。こ
のときの第１のＭＯＳ-ＦＥＴ１３、第１のダイオード
７及び第４のダイオード２０の各々に流れる電流
ＩDS1、ＩD1及びＩD4の波形を図１１(Ｃ)、(Ｅ)及び
(Ｇ)にそれぞれ示す。以上の動作により、平滑コンデン
サ１０の両端、即ち出力端子１１、１２からそれぞれ正
（＋）及び負（−）の電位とする安定化された直流電圧
が発生する。
次の通りである。入力端子１、２がそれぞれ正（＋）、
負（−）の電位であるとき、制御回路２４から出力され
る図１２(Ａ)に示す第２の駆動信号ＶG2（Ｈ点）が高
（ハイ）レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオ
ン状態になると、入力端子１、フィルタ回路３、リアク
トル６、第２のＭＯＳ-ＦＥＴ１６、第２のダイオード
８、商用電流トランス５２、フィルタ回路３及び入力端
子２の経路で電流が流れ、リアクトル６にエネルギが蓄
積される。その後、第２の駆動信号ＶG2が高（ハイ）レ
ベルから低（ロウ）レベルとなり、第２のＭＯＳ-ＦＥ
Ｔ１６がオン状態からオフ状態になると、リアクトル６
に蓄積されたエネルギが平滑コンデンサ１０に向けて放
出され、入力端子１、フィルタ回路３、リアクトル６、
第３のダイオード１９、平滑コンデンサ１０、第２のダ
イオード８、商用電流トランス５２、フィルタ回路３及
び入力端子２の経路で電流が流れる。このとき、図１１
(Ａ)に示す入力端子１、２間の交流入力電圧ＶINがリア
クトル６の両端の電圧に重畳される。即ち、このときの
図１０の回路は、リアクトル６、第２、第３のダイオー
ド８、１９、平滑コンデンサ１０及び第２のＭＯＳ-Ｆ
ＥＴ１６により構成される昇圧チョッパ回路として動作
する。このときの第２のＭＯＳ-ＦＥＴ１６、第２のダ
イオード８及び第３のダイオード１９の各々に流れる電
流ＩDS2、ＩD2及びＩD3の波形を図１１(Ｂ)、(Ｄ)及び
(Ｆ)にそれぞれ示す。次に、入力端子１、２の電位が反
転してそれぞれ負（−）、正（＋）の電位になるとき、
制御回路２４から出力される図１２(Ｂ)に示す第１の駆
動信号ＶG1（Ｉ点）が低レベルから高レベルとなり、第
１のＭＯＳ-ＦＥＴ１３がオフ状態からオン状態になる
と、入力端子２、フィルタ回路３、商用電流トランス５
２、第１のダイオード７、第１のＭＯＳ-ＦＥＴ１３、
リアクトル６、フィルタ回路３及び入力端子１の経路で
電流が流れ、前述とは逆の極性でリアクトル６にエネル
ギが蓄積される。その後、第１の駆動信号ＶG1が高レベ
ルから低レベルとなり、第１のＭＯＳ-ＦＥＴ１３がオ
ン状態からオフ状態になると、リアクトル６に蓄積され
たエネルギが平滑コンデンサ１０に向けて放出され、入
力端子２、フィルタ回路３、商用電流トランス５２、第
１のダイオード７、平滑コンデンサ１０、第４のダイオ
ード２０、リアクトル６、フィルタ回路３及び入力端子
１の経路で電流が流れる。このとき、図１１(Ａ)に示す
入力端子１、２間の交流入力電圧ＶINがリアクトル６の
両端の電圧に重畳される。即ち、このときの図１０の回
路は、リアクトル６、第１、第４のダイオード７、２
０、平滑コンデンサ１０及び第１のＭＯＳ-ＦＥＴ１３
により構成される昇圧チョッパ回路として動作する。こ
のときの第１のＭＯＳ-ＦＥＴ１３、第１のダイオード
７及び第４のダイオード２０の各々に流れる電流
ＩDS1、ＩD1及びＩD4の波形を図１１(Ｃ)、(Ｅ)及び
(Ｇ)にそれぞれ示す。以上の動作により、平滑コンデン
サ１０の両端、即ち出力端子１１、１２からそれぞれ正
（＋）及び負（−）の電位とする安定化された直流電圧
が発生する。
【０００４】また、制御回路２４の動作は次の通りであ
る。三角波発振器３５から図１２(Ｅ)に示す三角波信号
ＶL（Ｌ点）が出力されると共にセット信号発生器３３
から図１２(Ｄ)に示すセット信号ＶK（Ｋ点）が出力さ
れる。このセット信号ＶKはＲ-Ｓフリップフロップ３１
のセット端子Ｓに入力され、セット信号ＶKが高レベル
のときＲ-Ｓフリップフロップ３１がセット状態とな
り、Ｒ-Ｓフリップフロップ３１の出力端子Ｑの信号が
高レベルとなる。Ｒ-Ｓフリップフロップ３１の出力信
号は、第１及び第２のＡＮＤゲート６５、６７の一方の
入力端子にそれぞれ入力される。入力端子１、２間の交
流入力電圧ＶINは、入力電圧極性検出回路２６内の商用
トランス５３の１次巻線５３aに印加され、２次巻線５
３bに電圧が誘起される。商用トランス５３の２次巻線
５３bに誘起された電圧は、整流用ダイオード５６によ
り半波整流されて抵抗５７及び定電圧ダイオード７０に
より一定の電圧レベルに変換される。この例における入
力電圧極性検出回路２６は、入力端子１、２の電位がそ
れぞれ正（＋）、負（−）である場合に定電圧ダイオー
ド７０の両端の電圧ＶO（Ｏ点）が図１２(Ｈ)に示すよ
うに高レベルとなり、入力端子１、２の電位がそれぞれ
負（−）、正（＋）である場合に定電圧ダイオード７０
の両端の電圧ＶOが図１２(Ｈ)に示すように低レベルと
なる。定電圧ダイオード７０の電圧ＶOは、第２のＡＮ
Ｄゲート６７の他方の入力端子に入力されると共に反転
増幅器６４により反転されて第１のＡＮＤゲート６５の
他方の入力端子に入力される。このため、Ｒ-Ｓフリッ
プフロップ３１の出力信号は交流入力電圧ＶINの半周期
毎に第１及び第２のＡＮＤゲート６５、６７から交互に
出力される。第１のＡＮＤゲート６５の出力信号は電位
変換器６６により直流バイアスレベルを調整されて第１
のＭＯＳ-ＦＥＴ１３のゲート端子へ付与される第１の
駆動信号ＶG1（Ｉ点）となり、第２のＡＮＤゲート６７
の出力信号は第２のＭＯＳ-ＦＥＴ１６のゲート端子へ
付与される第２の駆動信号ＶG2（Ｈ点）となる。これに
より、例えば入力端子１、２の電位がそれぞれ正
（＋）、負（−）である場合は第２のＭＯＳ-ＦＥＴ１
６がオン状態となり、入力端子１、２の電位がそれぞれ
負（−）、正（＋）である場合は第１のＭＯＳ-ＦＥＴ
１３がオン状態となる。このときの第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６に流れる電流ＩDS1、ＩDS2の波形
は、それぞれ図１１(Ｃ)及び(Ｂ)に示すように交流入力
電圧ＶIN及びリアクトル６のインダクタンスで決まる傾
きをもつ電流波形となる。これらの電流ＩDS1、Ｉ
DS2は、商用電流トランス５２により検出されて入力電
流検出回路２５内のダイオードブリッジ５４により全波
整流され、抵抗５９により電流ＩDS1、ＩDS2に対応する
電圧に変換される。更に、抵抗５９の両端の電圧、即ち
入力電流検出回路２５の出力電圧は、抵抗３７、３８に
より三角波発振器３５の三角波信号ＶLの電圧と合成さ
れ、コンパレータ３４の一方の入力端子に入力される。
このときのコンパレータ３４の一方の入力端子の電圧Ｖ
M（Ｍ点）の波形を図１２(Ｆ)に示す。出力端子１１、
１２間の直流出力電圧ＶOUTは分圧用抵抗４６、４７に
より分圧され、分圧用抵抗４６、４７の分圧点（接続
点）の電圧はオペアンプ３６により第１の基準電源４１
の第１の基準電圧ＶS1と比較される。オペアンプ３６の
比較出力は、直流出力電圧ＶOUTのフィードバック値と
してコンパレータ３４の他方の入力端子に入力される。
このときのコンパレータ３４の他方の入力端子の電圧Ｖ
N（Ｎ点）の波形を図１２(Ｇ)に示す。これらの電圧
ＶM、ＶNはコンパレータ３４により比較され、コンパレ
ータ３４の比較出力によりリセット信号形成回路３２か
ら図１２(Ｃ)に示すリセット信号ＶJ（Ｊ点）が出力さ
れる。このリセット信号ＶJはＲ-Ｓフリップフロップ３
１のリセット端子Ｒに入力され、リセット信号ＶJが高
レベルのときＲ-Ｓフリップフロップ３１がリセット状
態となり、Ｒ-Ｓフリップフロップ３１の出力端子Ｑの
信号が高レベルから低レベルとなる。よって、図１２
(Ａ)〜(Ｃ)に示すようにリセット信号形成回路３２から
リセット信号ＶJが出力されたときに第１及び第２のＭ
ＯＳ-ＦＥＴ１３、１６の第１及び第２の駆動信号
ＶG1、ＶG2が高レベルから低レベルとなり、第１及び第
２のＭＯＳ-ＦＥＴ１３、１６がオン状態からオフ状態
となる。
る。三角波発振器３５から図１２(Ｅ)に示す三角波信号
ＶL（Ｌ点）が出力されると共にセット信号発生器３３
から図１２(Ｄ)に示すセット信号ＶK（Ｋ点）が出力さ
れる。このセット信号ＶKはＲ-Ｓフリップフロップ３１
のセット端子Ｓに入力され、セット信号ＶKが高レベル
のときＲ-Ｓフリップフロップ３１がセット状態とな
り、Ｒ-Ｓフリップフロップ３１の出力端子Ｑの信号が
高レベルとなる。Ｒ-Ｓフリップフロップ３１の出力信
号は、第１及び第２のＡＮＤゲート６５、６７の一方の
入力端子にそれぞれ入力される。入力端子１、２間の交
流入力電圧ＶINは、入力電圧極性検出回路２６内の商用
トランス５３の１次巻線５３aに印加され、２次巻線５
３bに電圧が誘起される。商用トランス５３の２次巻線
５３bに誘起された電圧は、整流用ダイオード５６によ
り半波整流されて抵抗５７及び定電圧ダイオード７０に
より一定の電圧レベルに変換される。この例における入
力電圧極性検出回路２６は、入力端子１、２の電位がそ
れぞれ正（＋）、負（−）である場合に定電圧ダイオー
ド７０の両端の電圧ＶO（Ｏ点）が図１２(Ｈ)に示すよ
うに高レベルとなり、入力端子１、２の電位がそれぞれ
負（−）、正（＋）である場合に定電圧ダイオード７０
の両端の電圧ＶOが図１２(Ｈ)に示すように低レベルと
なる。定電圧ダイオード７０の電圧ＶOは、第２のＡＮ
Ｄゲート６７の他方の入力端子に入力されると共に反転
増幅器６４により反転されて第１のＡＮＤゲート６５の
他方の入力端子に入力される。このため、Ｒ-Ｓフリッ
プフロップ３１の出力信号は交流入力電圧ＶINの半周期
毎に第１及び第２のＡＮＤゲート６５、６７から交互に
出力される。第１のＡＮＤゲート６５の出力信号は電位
変換器６６により直流バイアスレベルを調整されて第１
のＭＯＳ-ＦＥＴ１３のゲート端子へ付与される第１の
駆動信号ＶG1（Ｉ点）となり、第２のＡＮＤゲート６７
の出力信号は第２のＭＯＳ-ＦＥＴ１６のゲート端子へ
付与される第２の駆動信号ＶG2（Ｈ点）となる。これに
より、例えば入力端子１、２の電位がそれぞれ正
（＋）、負（−）である場合は第２のＭＯＳ-ＦＥＴ１
６がオン状態となり、入力端子１、２の電位がそれぞれ
負（−）、正（＋）である場合は第１のＭＯＳ-ＦＥＴ
１３がオン状態となる。このときの第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６に流れる電流ＩDS1、ＩDS2の波形
は、それぞれ図１１(Ｃ)及び(Ｂ)に示すように交流入力
電圧ＶIN及びリアクトル６のインダクタンスで決まる傾
きをもつ電流波形となる。これらの電流ＩDS1、Ｉ
DS2は、商用電流トランス５２により検出されて入力電
流検出回路２５内のダイオードブリッジ５４により全波
整流され、抵抗５９により電流ＩDS1、ＩDS2に対応する
電圧に変換される。更に、抵抗５９の両端の電圧、即ち
入力電流検出回路２５の出力電圧は、抵抗３７、３８に
より三角波発振器３５の三角波信号ＶLの電圧と合成さ
れ、コンパレータ３４の一方の入力端子に入力される。
このときのコンパレータ３４の一方の入力端子の電圧Ｖ
M（Ｍ点）の波形を図１２(Ｆ)に示す。出力端子１１、
１２間の直流出力電圧ＶOUTは分圧用抵抗４６、４７に
より分圧され、分圧用抵抗４６、４７の分圧点（接続
点）の電圧はオペアンプ３６により第１の基準電源４１
の第１の基準電圧ＶS1と比較される。オペアンプ３６の
比較出力は、直流出力電圧ＶOUTのフィードバック値と
してコンパレータ３４の他方の入力端子に入力される。
このときのコンパレータ３４の他方の入力端子の電圧Ｖ
N（Ｎ点）の波形を図１２(Ｇ)に示す。これらの電圧
ＶM、ＶNはコンパレータ３４により比較され、コンパレ
ータ３４の比較出力によりリセット信号形成回路３２か
ら図１２(Ｃ)に示すリセット信号ＶJ（Ｊ点）が出力さ
れる。このリセット信号ＶJはＲ-Ｓフリップフロップ３
１のリセット端子Ｒに入力され、リセット信号ＶJが高
レベルのときＲ-Ｓフリップフロップ３１がリセット状
態となり、Ｒ-Ｓフリップフロップ３１の出力端子Ｑの
信号が高レベルから低レベルとなる。よって、図１２
(Ａ)〜(Ｃ)に示すようにリセット信号形成回路３２から
リセット信号ＶJが出力されたときに第１及び第２のＭ
ＯＳ-ＦＥＴ１３、１６の第１及び第２の駆動信号
ＶG1、ＶG2が高レベルから低レベルとなり、第１及び第
２のＭＯＳ-ＦＥＴ１３、１６がオン状態からオフ状態
となる。
【０００５】図１０に示す直流コンバータ装置では、図
１１に示すように交流入力電圧ＶINが高い場合は第１及
び第２のＭＯＳ-ＦＥＴ１３、１６のオン期間が短く、
交流入力電圧ＶINが低い場合は第１及び第２のＭＯＳ-
ＦＥＴ１３、１６のオン期間が長くなる。したがって、
交流入力電流ＩINの波形が正弦波状になり、入力電流の
力率が改善される。
１１に示すように交流入力電圧ＶINが高い場合は第１及
び第２のＭＯＳ-ＦＥＴ１３、１６のオン期間が短く、
交流入力電圧ＶINが低い場合は第１及び第２のＭＯＳ-
ＦＥＴ１３、１６のオン期間が長くなる。したがって、
交流入力電流ＩINの波形が正弦波状になり、入力電流の
力率が改善される。
【０００６】
【発明が解決しようとする課題】ところで、図１０に示
す従来の直流コンバータ装置では、第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６の電位が大きく変動（０〜３００
Ｖ程度）するため、第１及び第２の制御信号ＶG1、ＶG2
の直流バイアスレベルを調整する必要がある。そのた
め、例えば図１０の回路では第１のＡＮＤゲート６５と
第１のＭＯＳ-ＦＥＴ１３のゲート端子との間に回路構
成の複雑な電位変換器６６を設けて第１の制御信号ＶG1
の直流バイアスレベルを調整している。このため、制御
回路２４の回路構成が複雑になる欠点があった。また、
入力電流検出ラインの電位が大きく変動するために主回
路の入力側と制御回路２４とを絶縁する必要があり、そ
のため図１０の回路では商用電流トランス５２により商
用周波数（５０〜６０Ｈz）の交流入力電流ＩINを検出
している。このため、大形で重量の大きい電流トランス
を使用する必要がある。よって、直流コンバータ装置が
大形化すると共に重量が増加する欠点があった。
す従来の直流コンバータ装置では、第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６の電位が大きく変動（０〜３００
Ｖ程度）するため、第１及び第２の制御信号ＶG1、ＶG2
の直流バイアスレベルを調整する必要がある。そのた
め、例えば図１０の回路では第１のＡＮＤゲート６５と
第１のＭＯＳ-ＦＥＴ１３のゲート端子との間に回路構
成の複雑な電位変換器６６を設けて第１の制御信号ＶG1
の直流バイアスレベルを調整している。このため、制御
回路２４の回路構成が複雑になる欠点があった。また、
入力電流検出ラインの電位が大きく変動するために主回
路の入力側と制御回路２４とを絶縁する必要があり、そ
のため図１０の回路では商用電流トランス５２により商
用周波数（５０〜６０Ｈz）の交流入力電流ＩINを検出
している。このため、大形で重量の大きい電流トランス
を使用する必要がある。よって、直流コンバータ装置が
大形化すると共に重量が増加する欠点があった。
【０００７】そこで、本発明は回路構成が簡素でかつ小
形、軽量の直流コンバータ装置を提供することを目的と
する。
形、軽量の直流コンバータ装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明による直流コンバ
ータ装置は、第１及び第２のスイッチング素子と第１及
び第２の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第１及び第２のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する。この直流コンバータ
装置では、前記第１のスイッチング素子の制御端子に第
１の駆動信号を付与して前記第１のスイッチング素子を
オン・オフ制御する第１の制御回路と、前記第２のスイ
ッチング素子の制御端子に第２の駆動信号を付与して前
記第２のスイッチング素子をオン・オフ制御する第２の
制御回路とを備え、前記交流電源の電圧の一方の半周期
では前記第１の制御回路が動作され、前記交流電源の電
圧の他方の半周期では前記第２の制御回路が動作され
る。本発明の一実施例では、更に前記第１及び第２のス
イッチング素子と並列に第３及び第４の整流素子を接続
し、前記交流電源の電圧の極性を検出して前記電圧の半
周期毎に前記第１及び第２の制御回路の動作を交互に停
止させる入力電圧極性検出回路を設けている。
ータ装置は、第１及び第２のスイッチング素子と第１及
び第２の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第１及び第２のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する。この直流コンバータ
装置では、前記第１のスイッチング素子の制御端子に第
１の駆動信号を付与して前記第１のスイッチング素子を
オン・オフ制御する第１の制御回路と、前記第２のスイ
ッチング素子の制御端子に第２の駆動信号を付与して前
記第２のスイッチング素子をオン・オフ制御する第２の
制御回路とを備え、前記交流電源の電圧の一方の半周期
では前記第１の制御回路が動作され、前記交流電源の電
圧の他方の半周期では前記第２の制御回路が動作され
る。本発明の一実施例では、更に前記第１及び第２のス
イッチング素子と並列に第３及び第４の整流素子を接続
し、前記交流電源の電圧の極性を検出して前記電圧の半
周期毎に前記第１及び第２の制御回路の動作を交互に停
止させる入力電圧極性検出回路を設けている。
【０００９】また、本発明による直流コンバータ装置の
変更例では、直列に接続された第１のスイッチング素子
及び第１の整流素子と、前記第１のスイッチング素子及
び前記第１の整流素子の両端に直列に接続された第２の
スイッチング素子及び第２の整流素子と、前記第２のス
イッチング素子及び前記第２の整流素子の両端に接続さ
れた平滑コンデンサと、一端が第１のリアクトルを介し
て前記第１のスイッチング素子及び前記第１の整流素子
の接続点に接続されかつ他端が第２のリアクトルを介し
て前記第２のスイッチング素子及び前記第２の整流素子
の接続点に接続された交流電源とを備え、第１及び第２
のスイッチング素子をオン・オフ動作させることにより
前記平滑コンデンサの両端から直流出力を発生する。こ
の直流コンバータ装置では、前記第１及び第２のスイッ
チング素子の接続点と前記交流電源の一端との間に接続
された第３の整流素子と、前記第１及び第２のスイッチ
ング素子の接続点と前記交流電源の他端との間に接続さ
れた第４の整流素子と、前記第１のスイッチング素子の
制御端子に第１の駆動信号を付与して前記第１のスイッ
チング素子をオン・オフ制御する第１の制御回路と、前
記第２のスイッチング素子の制御端子に第２の駆動信号
を付与して前記第２のスイッチング素子をオン・オフ制
御する第２の制御回路とを備え、前記交流電源の電圧の
一方の半周期では前記第１の制御回路が動作され、前記
交流電源の電圧の他方の半周期では前記第２の制御回路
が動作される。本発明の変更実施例では、更に前記交流
電源の電圧の極性を検出して前記電圧の半周期毎に前記
第１及び第２の制御回路の動作を交互に停止させる入力
電圧極性検出回路を設けている。前記第１及び第２のリ
アクトルの各巻線は同一の磁芯上に巻回してもよい。
変更例では、直列に接続された第１のスイッチング素子
及び第１の整流素子と、前記第１のスイッチング素子及
び前記第１の整流素子の両端に直列に接続された第２の
スイッチング素子及び第２の整流素子と、前記第２のス
イッチング素子及び前記第２の整流素子の両端に接続さ
れた平滑コンデンサと、一端が第１のリアクトルを介し
て前記第１のスイッチング素子及び前記第１の整流素子
の接続点に接続されかつ他端が第２のリアクトルを介し
て前記第２のスイッチング素子及び前記第２の整流素子
の接続点に接続された交流電源とを備え、第１及び第２
のスイッチング素子をオン・オフ動作させることにより
前記平滑コンデンサの両端から直流出力を発生する。こ
の直流コンバータ装置では、前記第１及び第２のスイッ
チング素子の接続点と前記交流電源の一端との間に接続
された第３の整流素子と、前記第１及び第２のスイッチ
ング素子の接続点と前記交流電源の他端との間に接続さ
れた第４の整流素子と、前記第１のスイッチング素子の
制御端子に第１の駆動信号を付与して前記第１のスイッ
チング素子をオン・オフ制御する第１の制御回路と、前
記第２のスイッチング素子の制御端子に第２の駆動信号
を付与して前記第２のスイッチング素子をオン・オフ制
御する第２の制御回路とを備え、前記交流電源の電圧の
一方の半周期では前記第１の制御回路が動作され、前記
交流電源の電圧の他方の半周期では前記第２の制御回路
が動作される。本発明の変更実施例では、更に前記交流
電源の電圧の極性を検出して前記電圧の半周期毎に前記
第１及び第２の制御回路の動作を交互に停止させる入力
電圧極性検出回路を設けている。前記第１及び第２のリ
アクトルの各巻線は同一の磁芯上に巻回してもよい。
【００１０】また、本発明による直流コンバータ装置の
他の変更例では、直列に接続された第１及び第２の整流
素子と、該第１及び第２の整流素子の両端に接続された
平滑コンデンサと、前記第１及び第２の整流素子の両端
に直列に接続された第１のスイッチング素子及び第３の
整流素子と、前記第１のスイッチング素子及び前記第３
の整流素子の両端に直列に接続された第２のスイッチン
グ素子及び第４の整流素子と、前記第１のスイッチング
素子及び前記第３の整流素子の接続点と前記第２のスイ
ッチング素子及び前記第４の整流素子の接続点との間に
直列に接続された第１及び第２のリアクトルと、一端が
前記第１及び第２のリアクトルの接続点に接続されかつ
他端が前記第１及び第２の整流素子の接続点に接続され
た交流電源とを備え、第１及び第２のスイッチング素子
をオン・オフ動作させることにより前記平滑コンデンサ
の両端から直流出力を発生する。この直流コンバータ装
置では、前記第１のスイッチング素子の制御端子に第１
の駆動信号を付与して前記第１のスイッチング素子をオ
ン・オフ制御する第１の制御回路と、前記第２のスイッ
チング素子の制御端子に第２の駆動信号を付与して前記
第２のスイッチング素子をオン・オフ制御する第２の制
御回路とを備え、前記交流電源の電圧の一方の半周期で
は前記第１の制御回路が動作され、前記交流電源の電圧
の他方の半周期では前記第２の制御回路が動作される。
本発明の他の変更実施例では、更に前記交流電源の電圧
の極性を検出して前記電圧の半周期毎に前記第１及び第
２の制御回路の動作を交互に停止させる入力電圧極性検
出回路を設けている。前記第１及び第２のリアクトルの
各巻線は同一の磁芯上に巻回してもよい。
他の変更例では、直列に接続された第１及び第２の整流
素子と、該第１及び第２の整流素子の両端に接続された
平滑コンデンサと、前記第１及び第２の整流素子の両端
に直列に接続された第１のスイッチング素子及び第３の
整流素子と、前記第１のスイッチング素子及び前記第３
の整流素子の両端に直列に接続された第２のスイッチン
グ素子及び第４の整流素子と、前記第１のスイッチング
素子及び前記第３の整流素子の接続点と前記第２のスイ
ッチング素子及び前記第４の整流素子の接続点との間に
直列に接続された第１及び第２のリアクトルと、一端が
前記第１及び第２のリアクトルの接続点に接続されかつ
他端が前記第１及び第２の整流素子の接続点に接続され
た交流電源とを備え、第１及び第２のスイッチング素子
をオン・オフ動作させることにより前記平滑コンデンサ
の両端から直流出力を発生する。この直流コンバータ装
置では、前記第１のスイッチング素子の制御端子に第１
の駆動信号を付与して前記第１のスイッチング素子をオ
ン・オフ制御する第１の制御回路と、前記第２のスイッ
チング素子の制御端子に第２の駆動信号を付与して前記
第２のスイッチング素子をオン・オフ制御する第２の制
御回路とを備え、前記交流電源の電圧の一方の半周期で
は前記第１の制御回路が動作され、前記交流電源の電圧
の他方の半周期では前記第２の制御回路が動作される。
本発明の他の変更実施例では、更に前記交流電源の電圧
の極性を検出して前記電圧の半周期毎に前記第１及び第
２の制御回路の動作を交互に停止させる入力電圧極性検
出回路を設けている。前記第１及び第２のリアクトルの
各巻線は同一の磁芯上に巻回してもよい。
【００１１】
【作用】交流電源の電圧の一方の半周期において第１の
制御回路が動作されて第１のスイッチング素子がオン・
オフ制御され、交流電源の電圧の他方の半周期において
第２の制御回路が動作されて第２のスイッチング素子が
オン・オフ制御される。したがって、第１及び第２の制
御回路はそれぞれ第１及び第２のスイッチング素子のオ
ン・オフ制御を行なう機能のみでよいため、第１及び第
２の制御回路の回路構成を簡略化できる。また、第１及
び第２の制御回路はそれぞれ第１及び第２のスイッチン
グ素子に流れる高周波の電流を検出してオン・オフ期間
の制御を行なえばよいため、電流検出用抵抗等の小形で
かつ軽量の電流検出手段を使用できる。したがって、商
用電流トランス等の大形で重量の大きい電流検出手段が
不要となり、直流コンバータ装置の小形化及び軽量化が
可能となる。
制御回路が動作されて第１のスイッチング素子がオン・
オフ制御され、交流電源の電圧の他方の半周期において
第２の制御回路が動作されて第２のスイッチング素子が
オン・オフ制御される。したがって、第１及び第２の制
御回路はそれぞれ第１及び第２のスイッチング素子のオ
ン・オフ制御を行なう機能のみでよいため、第１及び第
２の制御回路の回路構成を簡略化できる。また、第１及
び第２の制御回路はそれぞれ第１及び第２のスイッチン
グ素子に流れる高周波の電流を検出してオン・オフ期間
の制御を行なえばよいため、電流検出用抵抗等の小形で
かつ軽量の電流検出手段を使用できる。したがって、商
用電流トランス等の大形で重量の大きい電流検出手段が
不要となり、直流コンバータ装置の小形化及び軽量化が
可能となる。
【００１２】
【実施例】以下、本発明による直流コンバータ装置の一
実施例を図１〜図４に基づいて説明する。但し、これら
の図面では図１０〜図１２に示す箇所と実質的に同一の
部分には同一の符号を付し、その説明を省略する。本実
施例の直流コンバータ装置は、図１に示すように、第１
のＭＯＳ-ＦＥＴ１３のゲート端子に第１の駆動信号Ｖ
G1を付与して第１のＭＯＳ-ＦＥＴ１３をオン・オフ制
御する第１の制御回路１５と、第２のＭＯＳ-ＦＥＴ１
６のゲート端子に第２の駆動信号ＶG2を付与して第２の
ＭＯＳ-ＦＥＴ１６をオン・オフ制御する第２の制御回
路１８とを備えている。また、第１のＭＯＳ-ＦＥＴ１
３に流れる電流をその電流に対応する電圧として検出す
る第１の電流検出用抵抗１４が第１のＭＯＳ-ＦＥＴ１
３と直列に接続され、第２のＭＯＳ-ＦＥＴ１６に流れ
る電流をその電流に対応する電圧として検出する第２の
電流検出用抵抗１７が第２のＭＯＳ-ＦＥＴ１６と直列
に接続されている。この実施例では、第１のＭＯＳ-Ｆ
ＥＴ１３と第１の電流検出用抵抗１４と第１の制御回路
１５とを一体化して第１の制御ブロック４を形成し、第
２のＭＯＳ-ＦＥＴ１６と第２の電流検出用抵抗１７と
第２の制御回路１８とを一体化して第２の制御ブロック
５を形成する。ここで、４８、４９は端子を示す。出力
端子１１、１２間には、直流出力電圧ＶOUTを検出して
その検出出力を第１及び第２の出力電圧検出用フォトカ
プラ４２、４３を介して第１及び第２の制御回路１５、
１８に付与する出力電圧検出回路９が接続されている。
入力端子１、２間には、交流入力電圧ＶINの極性を検出
して交流入力電圧ＶINの半周期毎に第１及び第２の極性
検出用フォトカプラ７６、７７を交互に駆動することに
より、第１及び第２の制御回路１５、１８の動作を交互
に停止させて第１及び第２の制御ブロック４、５を交互
に停止状態にする入力電圧極性検出回路２６が接続され
ている。その他の主回路の構成は、図１０の回路と略同
一である。
実施例を図１〜図４に基づいて説明する。但し、これら
の図面では図１０〜図１２に示す箇所と実質的に同一の
部分には同一の符号を付し、その説明を省略する。本実
施例の直流コンバータ装置は、図１に示すように、第１
のＭＯＳ-ＦＥＴ１３のゲート端子に第１の駆動信号Ｖ
G1を付与して第１のＭＯＳ-ＦＥＴ１３をオン・オフ制
御する第１の制御回路１５と、第２のＭＯＳ-ＦＥＴ１
６のゲート端子に第２の駆動信号ＶG2を付与して第２の
ＭＯＳ-ＦＥＴ１６をオン・オフ制御する第２の制御回
路１８とを備えている。また、第１のＭＯＳ-ＦＥＴ１
３に流れる電流をその電流に対応する電圧として検出す
る第１の電流検出用抵抗１４が第１のＭＯＳ-ＦＥＴ１
３と直列に接続され、第２のＭＯＳ-ＦＥＴ１６に流れ
る電流をその電流に対応する電圧として検出する第２の
電流検出用抵抗１７が第２のＭＯＳ-ＦＥＴ１６と直列
に接続されている。この実施例では、第１のＭＯＳ-Ｆ
ＥＴ１３と第１の電流検出用抵抗１４と第１の制御回路
１５とを一体化して第１の制御ブロック４を形成し、第
２のＭＯＳ-ＦＥＴ１６と第２の電流検出用抵抗１７と
第２の制御回路１８とを一体化して第２の制御ブロック
５を形成する。ここで、４８、４９は端子を示す。出力
端子１１、１２間には、直流出力電圧ＶOUTを検出して
その検出出力を第１及び第２の出力電圧検出用フォトカ
プラ４２、４３を介して第１及び第２の制御回路１５、
１８に付与する出力電圧検出回路９が接続されている。
入力端子１、２間には、交流入力電圧ＶINの極性を検出
して交流入力電圧ＶINの半周期毎に第１及び第２の極性
検出用フォトカプラ７６、７７を交互に駆動することに
より、第１及び第２の制御回路１５、１８の動作を交互
に停止させて第１及び第２の制御ブロック４、５を交互
に停止状態にする入力電圧極性検出回路２６が接続され
ている。その他の主回路の構成は、図１０の回路と略同
一である。
【００１３】第２の制御ブロック５及び出力電圧検出回
路９の内部構成を図２に示す。なお、第１の制御ブロッ
ク４の内部構成は第２の制御ブロック５の内部構成と略
同様であるため説明は省略するが、図２において括弧付
きの符号で示す。図２に示すように、出力電圧検出回路
９内には、出力電圧検出端子５０、５１間の直流出力電
圧ＶOUTを分圧する分圧用抵抗４６、４７と、分圧用抵
抗４６、４７の分圧点の電圧と第３の基準電源４４の第
３の基準電圧ＶS3とを比較するオペアンプ４５と、オペ
アンプ４５の比較出力に応じて発光する第１及び第２の
出力電圧検出用フォトカプラ４２、４３の発光部４２
a、４３aとが設けられている。また、第２の制御回路１
８内には、出力電圧検出回路９内の第２の出力電圧検出
用フォトカプラ４３の発光部４３aの発光出力に応じて
電圧制御信号を発生する第２の出力電圧検出用フォトカ
プラ４３の受光部４３bと、第２の基準電源３９の第２
の基準電圧ＶS2を基準にしてフォトカプラ４３の受光部
４３bの電圧制御信号をその信号に対応した電圧に変換
する抵抗４０と、抵抗４０の電圧と第１の基準電源４１
の第１の基準電圧ＶS1とを比較するオペアンプ３６と、
三角波信号を出力する三角波発振器３５と、セット信号
を発生するセット信号発生器３３と、抵抗３７、３８に
より合成された第２の電流検出抵抗１７の検出電圧及び
三角波発振器３５の三角波信号の電圧の合成電圧とオペ
アンプ３６の比較出力の電圧とを比較するコンパレータ
３４と、コンパレータ３４の比較出力からリセット信号
を生成するリセット信号形成回路３２と、セット信号発
生器３３のセット信号によりセット状態となりかつリセ
ット信号形成回路３２のリセット信号によりリセット状
態となるＲ-Ｓフリップフロップ３１と、入力電圧極性
検出回路２６内の第２の極性検出用フォトカプラ７７の
発光部７７a（図３）の発光出力に応じて受光出力信号
を発生する第２の極性検出用フォトカプラ７７の受光部
７７bと、第２の基準電源３９の第２の基準電圧ＶS2を
基準にして第２の極性検出用フォトカプラ７７の受光部
７７bの受光出力信号をその信号に対応した電圧に変換
する抵抗７８と、Ｒ-Ｓフリップフロップ３１の出力信
号の電圧と抵抗７８の電圧、即ち第２の極性検出用フォ
トカプラ７７の受光部７７bの出力電圧との論理積を演
算して第２の駆動信号ＶG2を出力するＡＮＤゲート７９
とが設けられている。
路９の内部構成を図２に示す。なお、第１の制御ブロッ
ク４の内部構成は第２の制御ブロック５の内部構成と略
同様であるため説明は省略するが、図２において括弧付
きの符号で示す。図２に示すように、出力電圧検出回路
９内には、出力電圧検出端子５０、５１間の直流出力電
圧ＶOUTを分圧する分圧用抵抗４６、４７と、分圧用抵
抗４６、４７の分圧点の電圧と第３の基準電源４４の第
３の基準電圧ＶS3とを比較するオペアンプ４５と、オペ
アンプ４５の比較出力に応じて発光する第１及び第２の
出力電圧検出用フォトカプラ４２、４３の発光部４２
a、４３aとが設けられている。また、第２の制御回路１
８内には、出力電圧検出回路９内の第２の出力電圧検出
用フォトカプラ４３の発光部４３aの発光出力に応じて
電圧制御信号を発生する第２の出力電圧検出用フォトカ
プラ４３の受光部４３bと、第２の基準電源３９の第２
の基準電圧ＶS2を基準にしてフォトカプラ４３の受光部
４３bの電圧制御信号をその信号に対応した電圧に変換
する抵抗４０と、抵抗４０の電圧と第１の基準電源４１
の第１の基準電圧ＶS1とを比較するオペアンプ３６と、
三角波信号を出力する三角波発振器３５と、セット信号
を発生するセット信号発生器３３と、抵抗３７、３８に
より合成された第２の電流検出抵抗１７の検出電圧及び
三角波発振器３５の三角波信号の電圧の合成電圧とオペ
アンプ３６の比較出力の電圧とを比較するコンパレータ
３４と、コンパレータ３４の比較出力からリセット信号
を生成するリセット信号形成回路３２と、セット信号発
生器３３のセット信号によりセット状態となりかつリセ
ット信号形成回路３２のリセット信号によりリセット状
態となるＲ-Ｓフリップフロップ３１と、入力電圧極性
検出回路２６内の第２の極性検出用フォトカプラ７７の
発光部７７a（図３）の発光出力に応じて受光出力信号
を発生する第２の極性検出用フォトカプラ７７の受光部
７７bと、第２の基準電源３９の第２の基準電圧ＶS2を
基準にして第２の極性検出用フォトカプラ７７の受光部
７７bの受光出力信号をその信号に対応した電圧に変換
する抵抗７８と、Ｒ-Ｓフリップフロップ３１の出力信
号の電圧と抵抗７８の電圧、即ち第２の極性検出用フォ
トカプラ７７の受光部７７bの出力電圧との論理積を演
算して第２の駆動信号ＶG2を出力するＡＮＤゲート７９
とが設けられている。
【００１４】図３に示すように、入力電圧極性検出回路
２６内には、入力端子１、２間に直列接続された分圧用
抵抗７１、７２と、分圧用抵抗７１、７２の接続点と入
力端子２との間に互いに逆極性で直列接続された第１及
び第２の定電圧ダイオード７３、７４と、反転入力端子
が第１の定電圧ダイオード７３に接続されかつ非反転入
力端子が第２の定電圧ダイオード７４に接続されたオペ
アンプ７５と、オペアンプ７５の出力端子と入力端子２
との間に互いに逆極性で並列接続された第１及び第２の
極性検出用フォトカプラ７６、７７の発光部７６a、７
７aとが設けられている。したがって、入力電圧極性検
出回路２６は入力端子１の電位が正（＋）で入力端子２
の電位が負（−）の場合に第１の極性検出用フォトカプ
ラ７６の発光部７６aが発光し、入力端子１の電位が負
（−）で入力端子２の電位が正（＋）の場合に第２の極
性検出用フォトカプラ７７の発光部７７aが発光する。
２６内には、入力端子１、２間に直列接続された分圧用
抵抗７１、７２と、分圧用抵抗７１、７２の接続点と入
力端子２との間に互いに逆極性で直列接続された第１及
び第２の定電圧ダイオード７３、７４と、反転入力端子
が第１の定電圧ダイオード７３に接続されかつ非反転入
力端子が第２の定電圧ダイオード７４に接続されたオペ
アンプ７５と、オペアンプ７５の出力端子と入力端子２
との間に互いに逆極性で並列接続された第１及び第２の
極性検出用フォトカプラ７６、７７の発光部７６a、７
７aとが設けられている。したがって、入力電圧極性検
出回路２６は入力端子１の電位が正（＋）で入力端子２
の電位が負（−）の場合に第１の極性検出用フォトカプ
ラ７６の発光部７６aが発光し、入力端子１の電位が負
（−）で入力端子２の電位が正（＋）の場合に第２の極
性検出用フォトカプラ７７の発光部７７aが発光する。
【００１５】図１に示す直流コンバータ装置の動作は次
の通りである。入力端子１、２がそれぞれ正（＋）、負
（−）の電位であるとき、図３に示す入力電圧極性検出
回路２６の第１の極性検出用フォトカプラ７６の発光部
７６aが発光する。このときの第１の制御回路１５内の
第１の極性検出用フォトカプラ７６の受光部７６bの出
力電圧ＶQ（Ｑ点）は図４(Ｉ)に示すように低レベルで
あるので、第１の制御回路１５のＡＮＤゲート７９の論
理積出力は低レベルとなる。したがって、第１の制御回
路１５から出力される第１の駆動信号ＶG1は図４(Ｂ)に
示すように低レベルに固定される。このとき、第１のＭ
ＯＳ-ＦＥＴ１３はオフ状態であるから、第１の制御ブ
ロック４は停止状態である。一方、図２に示す第２の制
御回路１８内の第２の極性検出用フォトカプラ７７の受
光部７７bの出力電圧ＶP（Ｐ点）は図４(Ｈ)に示すよう
に高レベルであるので、第２の制御回路１８のＡＮＤゲ
ート７９からＲ-Ｓフリップフロップ３１の出力信号が
そのまま出力される。したがって、図４(Ａ)に示すよう
に第２の制御回路１８から第２の駆動信号ＶG2が出力さ
れて第２のＭＯＳ-ＦＥＴ１６がオン・オフ動作され、
第２の制御ブロック５が動作状態となる。ここで、第２
の制御回路１８から出力される第２の駆動信号ＶG2が高
レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態に
なると、入力端子１、フィルタ回路３、リアクトル６、
第２のＭＯＳ-ＦＥＴ１６、第２の電流検出用抵抗１
７、第２のダイオード８、フィルタ回路３及び入力端子
２の経路で電流が流れ、リアクトル６にエネルギが蓄積
される。その後、第２の駆動信号ＶG2が高レベルから低
レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態か
らオフ状態になると、リアクトル６に蓄積されたエネル
ギが平滑コンデンサ１０に向けて放出され、入力端子
１、フィルタ回路３、リアクトル６、第３のダイオード
１９、平滑コンデンサ１０、第２のダイオード８、フィ
ルタ回路３及び入力端子２の経路で電流が流れる。この
とき、図１１(Ａ)に示す入力端子１、２間の交流入力電
圧ＶINがリアクトル６の両端の電圧に重畳される。即
ち、このときの図１の回路は、リアクトル６、第２、第
３のダイオード８、１９、平滑コンデンサ１０、第２の
電流検出用抵抗１７及び第２のＭＯＳ-ＦＥＴ１６によ
り構成される昇圧チョッパ回路として動作する。このと
きの第２のＭＯＳ-ＦＥＴ１６、第２のダイオード８及
び第３のダイオード１９の各々に流れる電流ＩDS2、Ｉ
D2及びＩD3の波形を図１１(Ｂ)、(Ｄ)及び(Ｆ)に示す。
の通りである。入力端子１、２がそれぞれ正（＋）、負
（−）の電位であるとき、図３に示す入力電圧極性検出
回路２６の第１の極性検出用フォトカプラ７６の発光部
７６aが発光する。このときの第１の制御回路１５内の
第１の極性検出用フォトカプラ７６の受光部７６bの出
力電圧ＶQ（Ｑ点）は図４(Ｉ)に示すように低レベルで
あるので、第１の制御回路１５のＡＮＤゲート７９の論
理積出力は低レベルとなる。したがって、第１の制御回
路１５から出力される第１の駆動信号ＶG1は図４(Ｂ)に
示すように低レベルに固定される。このとき、第１のＭ
ＯＳ-ＦＥＴ１３はオフ状態であるから、第１の制御ブ
ロック４は停止状態である。一方、図２に示す第２の制
御回路１８内の第２の極性検出用フォトカプラ７７の受
光部７７bの出力電圧ＶP（Ｐ点）は図４(Ｈ)に示すよう
に高レベルであるので、第２の制御回路１８のＡＮＤゲ
ート７９からＲ-Ｓフリップフロップ３１の出力信号が
そのまま出力される。したがって、図４(Ａ)に示すよう
に第２の制御回路１８から第２の駆動信号ＶG2が出力さ
れて第２のＭＯＳ-ＦＥＴ１６がオン・オフ動作され、
第２の制御ブロック５が動作状態となる。ここで、第２
の制御回路１８から出力される第２の駆動信号ＶG2が高
レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態に
なると、入力端子１、フィルタ回路３、リアクトル６、
第２のＭＯＳ-ＦＥＴ１６、第２の電流検出用抵抗１
７、第２のダイオード８、フィルタ回路３及び入力端子
２の経路で電流が流れ、リアクトル６にエネルギが蓄積
される。その後、第２の駆動信号ＶG2が高レベルから低
レベルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態か
らオフ状態になると、リアクトル６に蓄積されたエネル
ギが平滑コンデンサ１０に向けて放出され、入力端子
１、フィルタ回路３、リアクトル６、第３のダイオード
１９、平滑コンデンサ１０、第２のダイオード８、フィ
ルタ回路３及び入力端子２の経路で電流が流れる。この
とき、図１１(Ａ)に示す入力端子１、２間の交流入力電
圧ＶINがリアクトル６の両端の電圧に重畳される。即
ち、このときの図１の回路は、リアクトル６、第２、第
３のダイオード８、１９、平滑コンデンサ１０、第２の
電流検出用抵抗１７及び第２のＭＯＳ-ＦＥＴ１６によ
り構成される昇圧チョッパ回路として動作する。このと
きの第２のＭＯＳ-ＦＥＴ１６、第２のダイオード８及
び第３のダイオード１９の各々に流れる電流ＩDS2、Ｉ
D2及びＩD3の波形を図１１(Ｂ)、(Ｄ)及び(Ｆ)に示す。
【００１６】次に、入力端子１、２の電位が反転してそ
れぞれ負（−）、正（＋）の電位になるとき、図３に示
す入力電圧極性検出回路２６の第１の極性検出用フォト
カプラ７６の発光部７６aが消光すると共に第２の極性
検出用フォトカプラ７７の発光部７７aが発光する。こ
のとき、第２の制御回路１８内の第２の極性検出用フォ
トカプラ７７の受光部７７bの出力電圧ＶP（Ｐ点）が図
４(Ｈ)に示すように高レベルから低レベルになるので、
第２の制御回路１８のＡＮＤゲート７９の論理積出力が
低レベルとなる。したがって、第２の制御回路１８から
出力される第２の駆動信号ＶG2は図４(Ａ)に示すように
低レベルに固定され、第２のＭＯＳ-ＦＥＴ１６のオン
・オフ動作が停止されて第２の制御ブロック５が停止状
態となる。一方、第１の制御回路１５内の第１の極性検
出用フォトカプラ７６の受光部７６bの出力電圧ＶQ（Ｑ
点）は図４(Ｉ)に示すように低レベルから高レベルとな
り、第１の制御回路１５のＡＮＤゲート７９からＲ-Ｓ
フリップフロップ３１の出力信号がそのまま出力され
る。したがって、図４(Ｂ)に示すように第１の制御回路
１５から第１の駆動信号ＶG1が出力されて第１のＭＯＳ
-ＦＥＴ１３がオン・オフ動作され、第１の制御ブロッ
ク４が動作状態となる。ここで、第１の制御回路１５か
ら出力される第１の駆動信号ＶG1が高レベルとなり、第
１のＭＯＳ-ＦＥＴ１３がオン状態になると、入力端子
２、フィルタ回路３、第１のダイオード７、第１のＭＯ
Ｓ-ＦＥＴ１３、第１の電流検出用抵抗１４、リアクト
ル６、フィルタ回路３及び入力端子１の経路で電流が流
れ、前述とは逆の極性でリアクトル６にエネルギが蓄積
される。その後、第１の駆動信号ＶG1が高レベルから低
レベルとなり、第１のＭＯＳ-ＦＥＴ１３がオン状態か
らオフ状態になると、リアクトル６に蓄積されたエネル
ギが平滑コンデンサ１０に向けて放出され、入力端子
２、フィルタ回路３、第１のダイオード７、平滑コンデ
ンサ１０、第４のダイオード２０、リアクトル６、フィ
ルタ回路３及び入力端子１の経路で電流が流れる。この
とき、図１１(Ａ)に示す入力端子１、２間の交流入力電
圧ＶINがリアクトル６の両端の電圧に重畳される。即
ち、このときの図１の回路は、リアクトル６、第１、第
４のダイオード７、２０、平滑コンデンサ１０、第１の
電流検出用抵抗１４及び第１のＭＯＳ-ＦＥＴ１３によ
り構成される昇圧チョッパ回路として動作する。このと
きの第１のＭＯＳ-ＦＥＴ１３、第１のダイオード７及
び第４のダイオード２０の各々に流れる電流ＩDS1、Ｉ
D1及びＩD4の波形を図１１(Ｃ)、(Ｅ)及び(Ｇ)に示す。
以上の動作により、平滑コンデンサ１０の両端、即ち出
力端子１１、１２からそれぞれ正（＋）及び負（−）の
電位とする安定化された直流電圧が発生する。
れぞれ負（−）、正（＋）の電位になるとき、図３に示
す入力電圧極性検出回路２６の第１の極性検出用フォト
カプラ７６の発光部７６aが消光すると共に第２の極性
検出用フォトカプラ７７の発光部７７aが発光する。こ
のとき、第２の制御回路１８内の第２の極性検出用フォ
トカプラ７７の受光部７７bの出力電圧ＶP（Ｐ点）が図
４(Ｈ)に示すように高レベルから低レベルになるので、
第２の制御回路１８のＡＮＤゲート７９の論理積出力が
低レベルとなる。したがって、第２の制御回路１８から
出力される第２の駆動信号ＶG2は図４(Ａ)に示すように
低レベルに固定され、第２のＭＯＳ-ＦＥＴ１６のオン
・オフ動作が停止されて第２の制御ブロック５が停止状
態となる。一方、第１の制御回路１５内の第１の極性検
出用フォトカプラ７６の受光部７６bの出力電圧ＶQ（Ｑ
点）は図４(Ｉ)に示すように低レベルから高レベルとな
り、第１の制御回路１５のＡＮＤゲート７９からＲ-Ｓ
フリップフロップ３１の出力信号がそのまま出力され
る。したがって、図４(Ｂ)に示すように第１の制御回路
１５から第１の駆動信号ＶG1が出力されて第１のＭＯＳ
-ＦＥＴ１３がオン・オフ動作され、第１の制御ブロッ
ク４が動作状態となる。ここで、第１の制御回路１５か
ら出力される第１の駆動信号ＶG1が高レベルとなり、第
１のＭＯＳ-ＦＥＴ１３がオン状態になると、入力端子
２、フィルタ回路３、第１のダイオード７、第１のＭＯ
Ｓ-ＦＥＴ１３、第１の電流検出用抵抗１４、リアクト
ル６、フィルタ回路３及び入力端子１の経路で電流が流
れ、前述とは逆の極性でリアクトル６にエネルギが蓄積
される。その後、第１の駆動信号ＶG1が高レベルから低
レベルとなり、第１のＭＯＳ-ＦＥＴ１３がオン状態か
らオフ状態になると、リアクトル６に蓄積されたエネル
ギが平滑コンデンサ１０に向けて放出され、入力端子
２、フィルタ回路３、第１のダイオード７、平滑コンデ
ンサ１０、第４のダイオード２０、リアクトル６、フィ
ルタ回路３及び入力端子１の経路で電流が流れる。この
とき、図１１(Ａ)に示す入力端子１、２間の交流入力電
圧ＶINがリアクトル６の両端の電圧に重畳される。即
ち、このときの図１の回路は、リアクトル６、第１、第
４のダイオード７、２０、平滑コンデンサ１０、第１の
電流検出用抵抗１４及び第１のＭＯＳ-ＦＥＴ１３によ
り構成される昇圧チョッパ回路として動作する。このと
きの第１のＭＯＳ-ＦＥＴ１３、第１のダイオード７及
び第４のダイオード２０の各々に流れる電流ＩDS1、Ｉ
D1及びＩD4の波形を図１１(Ｃ)、(Ｅ)及び(Ｇ)に示す。
以上の動作により、平滑コンデンサ１０の両端、即ち出
力端子１１、１２からそれぞれ正（＋）及び負（−）の
電位とする安定化された直流電圧が発生する。
【００１７】また、入力端子１、２がそれぞれ正
（＋）、負（−）の電位であるときの図２に示す第２の
制御ブロック５の動作は次の通りである。第２の制御回
路１８内において、三角波発振器３５から図４(Ｅ)に示
す三角波信号ＶL（Ｌ点）が出力されると共にセット信
号発生器３３から図４(Ｄ)に示すセット信号ＶK（Ｋ
点）が出力される。このセット信号ＶKはＲ-Ｓフリップ
フロップ３１のセット端子Ｓに入力され、セット信号Ｖ
Kが高レベルのときＲ-Ｓフリップフロップ３１がセット
状態となり、Ｒ-Ｓフリップフロップ３１の出力端子Ｑ
の信号が高レベルとなる。Ｒ-Ｓフリップフロップ３１
の出力信号はＡＮＤゲート７９の一方の入力端子に入力
される。このときにＡＮＤゲート７９の他方の入力端子
に入力される信号の電圧、即ち第２の極性検出用フォト
カプラ７７の受光部７７bの出力電圧ＶP（Ｐ点）は図４
(Ｈ)に示すように高レベルであるから、ＡＮＤゲート７
９の出力信号は高レベルとなる。したがって、第２の制
御回路１８から出力される第２の駆動信号ＶG2が高レベ
ルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態とな
る。このときの第２のＭＯＳ-ＦＥＴ１６に流れる電流
ＩDS2の波形は、図１１(Ｂ)に示すように交流入力電圧
ＶIN及びリアクトル６のインダクタンスで決まる傾きを
もつ電流波形となる。この電流ＩDS2は、第２の電流検
出用抵抗１７により検出されると共に電流ＩDS2に対応
する電圧に変換される。更に、第２の電流検出用抵抗１
７の検出電圧は、抵抗３７、３８により三角波発振器３
５の三角波信号ＶLの電圧と合成され、コンパレータ３
４の一方の入力端子に入力される。このときのコンパレ
ータ３４の一方の入力端子の電圧ＶM（Ｍ点）の波形を
図４(Ｆ)に示す。出力端子１１、１２間の直流出力電圧
ＶOUTは、出力電圧検出回路９の出力電圧検出端子５
０、５１を介して分圧用抵抗４６、４７により分圧さ
れ、更に分圧用抵抗４６、４７の分圧点の電圧はオペア
ンプ４５により第３の基準電源４４の第３の基準電圧Ｖ
S3と比較される。このとき、オペアンプ４５の比較出力
に応じて第２の出力電圧検出用フォトカプラ４３の発光
部４３aが発光し、第２の制御回路１８内の第２の出力
電圧検出用フォトカプラ４３の受光部４３bに伝達され
る。これと同時に第１の出力電圧検出用フォトカプラ４
２の発光部４２aも発光し、第１の制御回路１５内の第
１の出力電圧検出用フォトカプラ４２の受光部４２bに
伝達される。第２の出力電圧検出用フォトカプラ４３の
受光部４３bは、出力電圧検出回路９内の発光部４３aの
発光出力に応じて電圧制御信号を発生し、この電圧制御
信号は第２の基準電源３９の第２の基準電圧ＶS2を基準
として抵抗４０によりその信号に対応した電圧に変換さ
れる。抵抗４０の電圧はオペアンプ３６により第１の基
準電源４１の第１の基準電圧ＶS1と比較される。オペア
ンプ３６の比較出力は、直流出力電圧ＶOUTのフィード
バック値としてコンパレータ３４の他方の入力端子に入
力される。このときのコンパレータ３４の他方の入力端
子の電圧ＶN（Ｎ点）の波形を図４(Ｇ)に示す。これら
の電圧ＶM、ＶNはコンパレータ３４により比較され、コ
ンパレータ３４の比較出力によりリセット信号形成回路
３２から図４(Ｃ)に示すリセット信号ＶJ（Ｊ点）が出
力される。このリセット信号ＶJはＲ-Ｓフリップフロッ
プ３１のリセット端子Ｒに入力され、リセット信号ＶJ
が高レベルのときＲ-Ｓフリップフロップ３１がリセッ
ト状態となり、Ｒ-Ｓフリップフロップ３１の出力端子
Ｑの信号が高レベルから低レベルとなる。よって、図４
(Ａ)及び(Ｃ)に示すようにリセット信号形成回路３２か
らリセット信号ＶJが出力されたときに第２のＭＯＳ-Ｆ
ＥＴ１６の第２の駆動信号ＶG2が高レベルから低レベル
となり、第２のＭＯＳ-ＦＥＴ１６がオン状態からオフ
状態となる。なお、入力端子１、２がそれぞれ負
（−）、正（＋）の電位であるときの第１の制御ブロッ
ク４の動作については、上述の第２の制御ブロック５の
動作と略同様であるので説明は省略する。
（＋）、負（−）の電位であるときの図２に示す第２の
制御ブロック５の動作は次の通りである。第２の制御回
路１８内において、三角波発振器３５から図４(Ｅ)に示
す三角波信号ＶL（Ｌ点）が出力されると共にセット信
号発生器３３から図４(Ｄ)に示すセット信号ＶK（Ｋ
点）が出力される。このセット信号ＶKはＲ-Ｓフリップ
フロップ３１のセット端子Ｓに入力され、セット信号Ｖ
Kが高レベルのときＲ-Ｓフリップフロップ３１がセット
状態となり、Ｒ-Ｓフリップフロップ３１の出力端子Ｑ
の信号が高レベルとなる。Ｒ-Ｓフリップフロップ３１
の出力信号はＡＮＤゲート７９の一方の入力端子に入力
される。このときにＡＮＤゲート７９の他方の入力端子
に入力される信号の電圧、即ち第２の極性検出用フォト
カプラ７７の受光部７７bの出力電圧ＶP（Ｐ点）は図４
(Ｈ)に示すように高レベルであるから、ＡＮＤゲート７
９の出力信号は高レベルとなる。したがって、第２の制
御回路１８から出力される第２の駆動信号ＶG2が高レベ
ルとなり、第２のＭＯＳ-ＦＥＴ１６がオン状態とな
る。このときの第２のＭＯＳ-ＦＥＴ１６に流れる電流
ＩDS2の波形は、図１１(Ｂ)に示すように交流入力電圧
ＶIN及びリアクトル６のインダクタンスで決まる傾きを
もつ電流波形となる。この電流ＩDS2は、第２の電流検
出用抵抗１７により検出されると共に電流ＩDS2に対応
する電圧に変換される。更に、第２の電流検出用抵抗１
７の検出電圧は、抵抗３７、３８により三角波発振器３
５の三角波信号ＶLの電圧と合成され、コンパレータ３
４の一方の入力端子に入力される。このときのコンパレ
ータ３４の一方の入力端子の電圧ＶM（Ｍ点）の波形を
図４(Ｆ)に示す。出力端子１１、１２間の直流出力電圧
ＶOUTは、出力電圧検出回路９の出力電圧検出端子５
０、５１を介して分圧用抵抗４６、４７により分圧さ
れ、更に分圧用抵抗４６、４７の分圧点の電圧はオペア
ンプ４５により第３の基準電源４４の第３の基準電圧Ｖ
S3と比較される。このとき、オペアンプ４５の比較出力
に応じて第２の出力電圧検出用フォトカプラ４３の発光
部４３aが発光し、第２の制御回路１８内の第２の出力
電圧検出用フォトカプラ４３の受光部４３bに伝達され
る。これと同時に第１の出力電圧検出用フォトカプラ４
２の発光部４２aも発光し、第１の制御回路１５内の第
１の出力電圧検出用フォトカプラ４２の受光部４２bに
伝達される。第２の出力電圧検出用フォトカプラ４３の
受光部４３bは、出力電圧検出回路９内の発光部４３aの
発光出力に応じて電圧制御信号を発生し、この電圧制御
信号は第２の基準電源３９の第２の基準電圧ＶS2を基準
として抵抗４０によりその信号に対応した電圧に変換さ
れる。抵抗４０の電圧はオペアンプ３６により第１の基
準電源４１の第１の基準電圧ＶS1と比較される。オペア
ンプ３６の比較出力は、直流出力電圧ＶOUTのフィード
バック値としてコンパレータ３４の他方の入力端子に入
力される。このときのコンパレータ３４の他方の入力端
子の電圧ＶN（Ｎ点）の波形を図４(Ｇ)に示す。これら
の電圧ＶM、ＶNはコンパレータ３４により比較され、コ
ンパレータ３４の比較出力によりリセット信号形成回路
３２から図４(Ｃ)に示すリセット信号ＶJ（Ｊ点）が出
力される。このリセット信号ＶJはＲ-Ｓフリップフロッ
プ３１のリセット端子Ｒに入力され、リセット信号ＶJ
が高レベルのときＲ-Ｓフリップフロップ３１がリセッ
ト状態となり、Ｒ-Ｓフリップフロップ３１の出力端子
Ｑの信号が高レベルから低レベルとなる。よって、図４
(Ａ)及び(Ｃ)に示すようにリセット信号形成回路３２か
らリセット信号ＶJが出力されたときに第２のＭＯＳ-Ｆ
ＥＴ１６の第２の駆動信号ＶG2が高レベルから低レベル
となり、第２のＭＯＳ-ＦＥＴ１６がオン状態からオフ
状態となる。なお、入力端子１、２がそれぞれ負
（−）、正（＋）の電位であるときの第１の制御ブロッ
ク４の動作については、上述の第２の制御ブロック５の
動作と略同様であるので説明は省略する。
【００１８】図１に示す直流コンバータ装置は、図１１
に示すように交流入力電圧ＶINが高い場合は第１及び第
２のＭＯＳ-ＦＥＴ１３、１６のオン期間が短く、交流
入力電圧ＶINが低い場合は第１及び第２のＭＯＳ-ＦＥ
Ｔ１３、１６のオン期間が長くなる。したがって、交流
入力電流ＩINの波形が正弦波状になり、入力電流の力率
が改善される。
に示すように交流入力電圧ＶINが高い場合は第１及び第
２のＭＯＳ-ＦＥＴ１３、１６のオン期間が短く、交流
入力電圧ＶINが低い場合は第１及び第２のＭＯＳ-ＦＥ
Ｔ１３、１６のオン期間が長くなる。したがって、交流
入力電流ＩINの波形が正弦波状になり、入力電流の力率
が改善される。
【００１９】図１に示す直流コンバータ装置は変更が可
能である。例えば、図１に示す第３及び第４のダイオー
ド１９、２０は図５に示すように省略してもよい。この
場合、図１における第３及び第４のダイオード１９、２
０に流れる電流はそれぞれ第１及び第２のＭＯＳ-ＦＥ
Ｔ１３、１６内の寄生ダイオードに流れることになる。
したがって、図５に示す直流コンバータ装置の動作は図
１に示す直流コンバータ装置の動作と略同様である。
能である。例えば、図１に示す第３及び第４のダイオー
ド１９、２０は図５に示すように省略してもよい。この
場合、図１における第３及び第４のダイオード１９、２
０に流れる電流はそれぞれ第１及び第２のＭＯＳ-ＦＥ
Ｔ１３、１６内の寄生ダイオードに流れることになる。
したがって、図５に示す直流コンバータ装置の動作は図
１に示す直流コンバータ装置の動作と略同様である。
【００２０】また、図６に示す直流コンバータ装置は、
図１に示す第１の制御ブロック４及び第３のダイオード
１９の並列回路と第２のダイオード８との接続位置を入
れ替えたものである。図６に示す回路の動作は、第２及
び第３のダイオード８、１９に流れる電流が互いに入れ
替わる以外は図１の回路と略同様である。更に、図６に
示す第３及び第４のダイオード１９、２０は図７に示す
ように省略してもよい。この場合も図５の回路の場合と
同様に、図６における第３及び第４のダイオード１９、
２０に流れる電流がそれぞれ第１及び第２のＭＯＳ-Ｆ
ＥＴ１３、１６内の寄生ダイオードに流れることにな
る。したがって、図７に示す直流コンバータ装置の動作
は図６に示す直流コンバータ装置の動作と略同様であ
る。
図１に示す第１の制御ブロック４及び第３のダイオード
１９の並列回路と第２のダイオード８との接続位置を入
れ替えたものである。図６に示す回路の動作は、第２及
び第３のダイオード８、１９に流れる電流が互いに入れ
替わる以外は図１の回路と略同様である。更に、図６に
示す第３及び第４のダイオード１９、２０は図７に示す
ように省略してもよい。この場合も図５の回路の場合と
同様に、図６における第３及び第４のダイオード１９、
２０に流れる電流がそれぞれ第１及び第２のＭＯＳ-Ｆ
ＥＴ１３、１６内の寄生ダイオードに流れることにな
る。したがって、図７に示す直流コンバータ装置の動作
は図６に示す直流コンバータ装置の動作と略同様であ
る。
【００２１】また、図８に示す直流コンバータ装置は、
図７の回路において入力端子１側のラインに接続された
リアクトル６を分割して入力端子２、１側のラインにそ
れぞれ第１のリアクトル６a及び第２のリアクトル６bを
接続し、第１及び第２の制御ブロック４、５の接続点と
フィルタ回路３及び第１のリアクトル６aの接続点との
間に第３の整流素子としての第１のフライホイールダイ
オード２１を接続し、第１及び第２の制御ブロック４、
５の接続点とフィルタ回路３及び第２のリアクトル６b
の接続点との間に第４の整流素子としての第２のフライ
ホイールダイオード２２を接続したものである。図８に
示す回路の動作は、入力端子１、２がそれぞれ正
（＋）、負（−）の電位であるときは第２のリアクトル
６b、第２の制御ブロック５、第２のダイオード８、平
滑コンデンサ１０及び第１のフライホイールダイオード
２１により構成される昇圧チョッパ回路として動作し、
入力端子１、２がそれぞれ負（−）、正（＋）の電位で
あるときは第１のリアクトル６a、第１の制御ブロック
４、第１のダイオード７、平滑コンデンサ１０及び第２
のフライホイールダイオード２２により構成される昇圧
チョッパ回路として動作する。各制御回路の動作につい
ては図１の場合と略同様である。したがって、第１及び
第２のリアクトル６a、６bに流れる電流の方向はそれぞ
れ一定であるから、第１び第２のリアクトル６a、６bを
小形にすることができる。
図７の回路において入力端子１側のラインに接続された
リアクトル６を分割して入力端子２、１側のラインにそ
れぞれ第１のリアクトル６a及び第２のリアクトル６bを
接続し、第１及び第２の制御ブロック４、５の接続点と
フィルタ回路３及び第１のリアクトル６aの接続点との
間に第３の整流素子としての第１のフライホイールダイ
オード２１を接続し、第１及び第２の制御ブロック４、
５の接続点とフィルタ回路３及び第２のリアクトル６b
の接続点との間に第４の整流素子としての第２のフライ
ホイールダイオード２２を接続したものである。図８に
示す回路の動作は、入力端子１、２がそれぞれ正
（＋）、負（−）の電位であるときは第２のリアクトル
６b、第２の制御ブロック５、第２のダイオード８、平
滑コンデンサ１０及び第１のフライホイールダイオード
２１により構成される昇圧チョッパ回路として動作し、
入力端子１、２がそれぞれ負（−）、正（＋）の電位で
あるときは第１のリアクトル６a、第１の制御ブロック
４、第１のダイオード７、平滑コンデンサ１０及び第２
のフライホイールダイオード２２により構成される昇圧
チョッパ回路として動作する。各制御回路の動作につい
ては図１の場合と略同様である。したがって、第１及び
第２のリアクトル６a、６bに流れる電流の方向はそれぞ
れ一定であるから、第１び第２のリアクトル６a、６bを
小形にすることができる。
【００２２】また、図９に示す直流コンバータ装置は、
図５の回路において入力端子１側のラインに接続された
リアクトル６を第１及び第２のリアクトル６a、６bに分
割し、第１及び第２のリアクトル６a、６bと直列に第１
及び第２の制御ブロック４、５をそれぞれ接続し、第１
のリアクトル６a及び第１の制御ブロック４の接続点と
出力端子１２との間に第３の整流素子としての第１のフ
ライホイールダイオード２１を接続し、第２のリアクト
ル６b及び第２の制御ブロック５の接続点と出力端子１
１との間に第４の整流素子としての第２のフライホイー
ルダイオード２２を接続したものである。図９に示す回
路の動作は、入力端子１、２がそれぞれ正（＋）、負
（−）の電位であるときは第２のリアクトル６b、第２
の制御ブロック５、第２のダイオード８、平滑コンデン
サ１０及び第２のフライホイールダイオード２２により
構成される昇圧チョッパ回路として動作し、入力端子
１、２がそれぞれ負（−）、正（＋）の電位であるとき
は第１のリアクトル６a、第１の制御ブロック４、第１
のダイオード７、平滑コンデンサ１０及び第１のフライ
ホイールダイオード２１により構成される昇圧チョッパ
回路として動作する。各制御回路の動作については図１
の場合と略同様である。したがって、図９の回路におい
ても図８の回路と同様に第１及び第２のリアクトル６
a、６bに流れる電流の方向がそれぞれ一定であるから、
図８の場合と同様に第１び第２のリアクトル６a、６bを
小形にすることができる。
図５の回路において入力端子１側のラインに接続された
リアクトル６を第１及び第２のリアクトル６a、６bに分
割し、第１及び第２のリアクトル６a、６bと直列に第１
及び第２の制御ブロック４、５をそれぞれ接続し、第１
のリアクトル６a及び第１の制御ブロック４の接続点と
出力端子１２との間に第３の整流素子としての第１のフ
ライホイールダイオード２１を接続し、第２のリアクト
ル６b及び第２の制御ブロック５の接続点と出力端子１
１との間に第４の整流素子としての第２のフライホイー
ルダイオード２２を接続したものである。図９に示す回
路の動作は、入力端子１、２がそれぞれ正（＋）、負
（−）の電位であるときは第２のリアクトル６b、第２
の制御ブロック５、第２のダイオード８、平滑コンデン
サ１０及び第２のフライホイールダイオード２２により
構成される昇圧チョッパ回路として動作し、入力端子
１、２がそれぞれ負（−）、正（＋）の電位であるとき
は第１のリアクトル６a、第１の制御ブロック４、第１
のダイオード７、平滑コンデンサ１０及び第１のフライ
ホイールダイオード２１により構成される昇圧チョッパ
回路として動作する。各制御回路の動作については図１
の場合と略同様である。したがって、図９の回路におい
ても図８の回路と同様に第１及び第２のリアクトル６
a、６bに流れる電流の方向がそれぞれ一定であるから、
図８の場合と同様に第１び第２のリアクトル６a、６bを
小形にすることができる。
【００２３】以上のように、図１〜図９に示す実施例の
直流コンバータ装置では、入力端子１、２がそれぞれ正
（＋）、負（−）の電位であるときに第２の制御ブロッ
ク５が動作状態となり、第２の制御回路１８が動作され
て第２のＭＯＳ-ＦＥＴ１６がオン・オフ制御される。
また、入力端子１、２がそれぞれ負（−）、正（＋）の
電位であるときに第１の制御ブロック４が動作状態とな
り、第１の制御回路１５が動作されて第１のＭＯＳ-Ｆ
ＥＴ１３がオン・オフ制御される。したがって、第１及
び第２の制御回路１５、１８はそれぞれ第１及び第２の
ＭＯＳ-ＦＥＴ１３、１６のオン・オフ制御を行なう機
能のみでよく、図１０の従来例における電位変換器６６
が不要となる。このため、第１及び第２の制御回路１
５、１８の回路構成を簡略化できる。また、第１及び第
２の制御回路１５、１８はそれぞれ第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６に流れる電流を小形でかつ軽量の
第１及び第２の電流検出用抵抗１４、１７で検出してオ
ン・オフ期間の制御を行なうので、図１０の従来例にお
ける大形で重量の大きい商用電流トランス５２が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。更に、第１及び第２の制御回路１５、１８
はダイオードブリッジ５４、商用トランス５３（図１
０）等の大形の個別部品を含まないので、第１及び第２
のＭＯＳ-ＦＥＴ１３、１６と第１及び第２の電流検出
用抵抗１４、１７と第１及び第２の制御回路１５、１８
とをそれぞれ一体化して第１及び第２の制御ブロック
４、５を形成することができる。したがって、第１及び
第２の制御ブロック４、５を集積回路化（ＩＣ化）する
ことにより、直流コンバータ装置の部品点数を大幅に削
減することができる。なお、図６〜図８の直流コンバー
タ装置においては、第１及び第２のＭＯＳ-ＦＥＴ１
３、１６が同時にオン状態になっても平滑コンデンサ１
０が短絡されないので、平滑コンデンサ１０の短絡破損
事故を未然に防止できる利点を有する。
直流コンバータ装置では、入力端子１、２がそれぞれ正
（＋）、負（−）の電位であるときに第２の制御ブロッ
ク５が動作状態となり、第２の制御回路１８が動作され
て第２のＭＯＳ-ＦＥＴ１６がオン・オフ制御される。
また、入力端子１、２がそれぞれ負（−）、正（＋）の
電位であるときに第１の制御ブロック４が動作状態とな
り、第１の制御回路１５が動作されて第１のＭＯＳ-Ｆ
ＥＴ１３がオン・オフ制御される。したがって、第１及
び第２の制御回路１５、１８はそれぞれ第１及び第２の
ＭＯＳ-ＦＥＴ１３、１６のオン・オフ制御を行なう機
能のみでよく、図１０の従来例における電位変換器６６
が不要となる。このため、第１及び第２の制御回路１
５、１８の回路構成を簡略化できる。また、第１及び第
２の制御回路１５、１８はそれぞれ第１及び第２のＭＯ
Ｓ-ＦＥＴ１３、１６に流れる電流を小形でかつ軽量の
第１及び第２の電流検出用抵抗１４、１７で検出してオ
ン・オフ期間の制御を行なうので、図１０の従来例にお
ける大形で重量の大きい商用電流トランス５２が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。更に、第１及び第２の制御回路１５、１８
はダイオードブリッジ５４、商用トランス５３（図１
０）等の大形の個別部品を含まないので、第１及び第２
のＭＯＳ-ＦＥＴ１３、１６と第１及び第２の電流検出
用抵抗１４、１７と第１及び第２の制御回路１５、１８
とをそれぞれ一体化して第１及び第２の制御ブロック
４、５を形成することができる。したがって、第１及び
第２の制御ブロック４、５を集積回路化（ＩＣ化）する
ことにより、直流コンバータ装置の部品点数を大幅に削
減することができる。なお、図６〜図８の直流コンバー
タ装置においては、第１及び第２のＭＯＳ-ＦＥＴ１
３、１６が同時にオン状態になっても平滑コンデンサ１
０が短絡されないので、平滑コンデンサ１０の短絡破損
事故を未然に防止できる利点を有する。
【００２４】本発明の実施態様は前記の各実施例に限定
されず、更に種々の変更が可能である。例えば、上記の
各実施例の第１及び第２の電流検出用抵抗１４、１７の
代わりに小形でかつ軽量の高周波用の電流トランスを使
用してもよい。また、上記の各実施例ではスイッチング
素子としてＭＯＳ-ＦＥＴを使用した例を示したが、バ
イポーラ形トランジスタ、接合型ＦＥＴ（Ｊ-ＦＥ
Ｔ）、ＳＣＲ（逆阻止３端子サイリスタ）等の他のスイ
ッチング素子を使用してもよい。但し、これらのスイッ
チング素子を使用する際には、スイッチング素子と逆並
列に逆流用ダイオード（図１及び図６における第３及び
第４のダイオード１９、２０）を接続する必要がある。
また、図１及び図５〜図７の実施例における入力端子１
側のラインに接続されたリアクトル６は入力端子２側の
ラインに接続してもよい。また、図８及び図９の実施例
における第１及び第２のリアクトル６a、６bの各巻線は
同一の磁芯上に巻回してもよい。更に、第１及び第２の
制御ブロック４、５内の第１及び第２のＭＯＳ-ＦＥＴ
１３、１６と第１及び第２の電流検出用抵抗１４、１７
と第１及び第２の制御回路１５、１８はそれぞれ個別の
部品として構成してもよい。
されず、更に種々の変更が可能である。例えば、上記の
各実施例の第１及び第２の電流検出用抵抗１４、１７の
代わりに小形でかつ軽量の高周波用の電流トランスを使
用してもよい。また、上記の各実施例ではスイッチング
素子としてＭＯＳ-ＦＥＴを使用した例を示したが、バ
イポーラ形トランジスタ、接合型ＦＥＴ（Ｊ-ＦＥ
Ｔ）、ＳＣＲ（逆阻止３端子サイリスタ）等の他のスイ
ッチング素子を使用してもよい。但し、これらのスイッ
チング素子を使用する際には、スイッチング素子と逆並
列に逆流用ダイオード（図１及び図６における第３及び
第４のダイオード１９、２０）を接続する必要がある。
また、図１及び図５〜図７の実施例における入力端子１
側のラインに接続されたリアクトル６は入力端子２側の
ラインに接続してもよい。また、図８及び図９の実施例
における第１及び第２のリアクトル６a、６bの各巻線は
同一の磁芯上に巻回してもよい。更に、第１及び第２の
制御ブロック４、５内の第１及び第２のＭＯＳ-ＦＥＴ
１３、１６と第１及び第２の電流検出用抵抗１４、１７
と第１及び第２の制御回路１５、１８はそれぞれ個別の
部品として構成してもよい。
【００２５】
【発明の効果】本発明によれば、個別に設けられた各制
御回路により各スイッチング素子をそれぞれオン・オフ
動作できるので、各制御回路の回路構成を簡略化して直
流コンバータ装置の回路構成の簡素化及び製造コストの
削減を図ることができる。また、電流検出用抵抗等の小
形、軽量でかつ安価な電流検出手段を使用できるので、
直流コンバータ装置の小型化及び軽量化が可能となると
共に製造コストを削減することができる。更に、各制御
回路は商用トランス等の大形の個別部品を含まない構成
も可能であるので、それぞれのスイッチング素子と制御
回路とを一体化して直流コンバータ装置の部品点数の削
減を図ることができる。
御回路により各スイッチング素子をそれぞれオン・オフ
動作できるので、各制御回路の回路構成を簡略化して直
流コンバータ装置の回路構成の簡素化及び製造コストの
削減を図ることができる。また、電流検出用抵抗等の小
形、軽量でかつ安価な電流検出手段を使用できるので、
直流コンバータ装置の小型化及び軽量化が可能となると
共に製造コストを削減することができる。更に、各制御
回路は商用トランス等の大形の個別部品を含まない構成
も可能であるので、それぞれのスイッチング素子と制御
回路とを一体化して直流コンバータ装置の部品点数の削
減を図ることができる。
【図１】 本発明の一実施例を示す直流コンバータ装置
の電気回路図
の電気回路図
【図２】 第２（第１）の制御ブロック及び出力電圧検
出回路の内部構成を示す電気回路図
出回路の内部構成を示す電気回路図
【図３】 入力電圧極性検出回路の内部構成を示す電気
回路図
回路図
【図４】 図２の回路の各部の電圧を示す波形図
【図５】 本発明の第１の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図６】 本発明の第２の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図７】 本発明の第３の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図８】 本発明の第４の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図９】 本発明の第５の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図１０】 直流コンバータ装置の従来例を示す電気回
路図
路図
【図１１】 図１及び図１０の主回路の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図１２】 図１０の制御回路内の各部の電圧を示す波
形図
形図
０．．．交流電源、１，２．．．入力端子、３．．．フ
ィルタ回路、４，５．．．第１，第２の制御ブロック、
６．．．リアクトル、６a，６b．．．第１，第２リアク
トル、７，８．．．第１，第２のダイオード（第１，第
２の整流素子）、９．．．出力電圧検出回路、１
０．．．平滑コンデンサ、１１，１２．．．出力端子、
１３，１６．．．第１，第２のＭＯＳ-ＦＥＴ（第１，
第２のスイッチング素子）、１４，１７．．．第１，第
２の電流検出用抵抗、１５，１８．．．第１，第２の制
御回路、１９，２０．．．第３，第４のダイオード（第
３，第４の整流素子）、２１，２２．．．第１，第２の
フライホイールダイオード（第３，第４の整流素子）、
２３．．．ブリッジ回路、２６．．．入力電圧極性検出
回路、５２．．．商用電流トランス
ィルタ回路、４，５．．．第１，第２の制御ブロック、
６．．．リアクトル、６a，６b．．．第１，第２リアク
トル、７，８．．．第１，第２のダイオード（第１，第
２の整流素子）、９．．．出力電圧検出回路、１
０．．．平滑コンデンサ、１１，１２．．．出力端子、
１３，１６．．．第１，第２のＭＯＳ-ＦＥＴ（第１，
第２のスイッチング素子）、１４，１７．．．第１，第
２の電流検出用抵抗、１５，１８．．．第１，第２の制
御回路、１９，２０．．．第３，第４のダイオード（第
３，第４の整流素子）、２１，２２．．．第１，第２の
フライホイールダイオード（第３，第４の整流素子）、
２３．．．ブリッジ回路、２６．．．入力電圧極性検出
回路、５２．．．商用電流トランス
Claims (9)
- 【請求項１】 第１及び第２のスイッチング素子と第１
及び第２の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第１及び第２のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する直流コンバータ装置に
おいて、 前記第１のスイッチング素子の制御端子に第１の駆動信
号を付与して前記第１のスイッチング素子をオン・オフ
制御する第１の制御回路と、前記第２のスイッチング素
子の制御端子に第２の駆動信号を付与して前記第２のス
イッチング素子をオン・オフ制御する第２の制御回路と
を備え、前記交流電源の電圧の一方の半周期では前記第
１の制御回路が動作され、前記交流電源の電圧の他方の
半周期では前記第２の制御回路が動作されることを特徴
とする直流コンバータ装置。 - 【請求項２】 前記第１及び第２のスイッチング素子と
並列に第３及び第４の整流素子を接続した「請求項１」
に記載の直流装置。 - 【請求項３】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第１及び第２の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項１」又は「請求項２」に記載の直流コンバータ装
置。 - 【請求項４】 直列に接続された第１のスイッチング素
子及び第１の整流素子と、前記第１のスイッチング素子
及び前記第１の整流素子の両端に直列に接続された第２
のスイッチング素子及び第２の整流素子と、前記第２の
スイッチング素子及び前記第２の整流素子の両端に接続
された平滑コンデンサと、一端が第１のリアクトルを介
して前記第１のスイッチング素子及び前記第１の整流素
子の接続点に接続されかつ他端が第２のリアクトルを介
して前記第２のスイッチング素子及び前記第２の整流素
子の接続点に接続された交流電源とを備え、第１及び第
２のスイッチング素子をオン・オフ動作させることによ
り前記平滑コンデンサの両端から直流出力を発生する直
流コンバータ装置において、 前記第１及び第２のスイッチング素子の接続点と前記交
流電源の一端との間に接続された第３の整流素子と、前
記第１及び第２のスイッチング素子の接続点と前記交流
電源の他端との間に接続された第４の整流素子と、前記
第１のスイッチング素子の制御端子に第１の駆動信号を
付与して前記第１のスイッチング素子をオン・オフ制御
する第１の制御回路と、前記第２のスイッチング素子の
制御端子に第２の駆動信号を付与して前記第２のスイッ
チング素子をオン・オフ制御する第２の制御回路とを備
え、前記交流電源の電圧の一方の半周期では前記第１の
制御回路が動作され、前記交流電源の電圧の他方の半周
期では前記第２の制御回路が動作されることを特徴とす
る直流コンバータ装置。 - 【請求項５】 前記第１及び第２のリアクトルの各巻線
が同一の磁芯上に巻回された「請求項４」に記載の直流
コンバータ装置。 - 【請求項６】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第１及び第２の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項４」又は「請求項５」に記載の直流コンバータ装
置。 - 【請求項７】 直列に接続された第１及び第２の整流素
子と、該第１及び第２の整流素子の両端に接続された平
滑コンデンサと、前記第１及び第２の整流素子の両端に
直列に接続された第１のスイッチング素子及び第３の整
流素子と、前記第１のスイッチング素子及び前記第３の
整流素子の両端に直列に接続された第２のスイッチング
素子及び第４の整流素子と、前記第１のスイッチング素
子及び前記第３の整流素子の接続点と前記第２のスイッ
チング素子及び前記第４の整流素子の接続点との間に直
列に接続された第１及び第２のリアクトルと、一端が前
記第１及び第２のリアクトルの接続点に接続されかつ他
端が前記第１及び第２の整流素子の接続点に接続された
交流電源とを備え、第１及び第２のスイッチング素子を
オン・オフ動作させることにより前記平滑コンデンサの
両端から直流出力を発生する直流コンバータ装置におい
て、 前記第１のスイッチング素子の制御端子に第１の駆動信
号を付与して前記第１のスイッチング素子をオン・オフ
制御する第１の制御回路と、前記第２のスイッチング素
子の制御端子に第２の駆動信号を付与して前記第２のス
イッチング素子をオン・オフ制御する第２の制御回路と
を備え、前記交流電源の電圧の一方の半周期では前記第
１の制御回路が動作され、前記交流電源の電圧の他方の
半周期では前記第２の制御回路が動作されることを特徴
とする直流コンバータ装置。 - 【請求項８】 前記第１及び第２のリアクトルの各巻線
が同一の磁芯上に巻回された「請求項７」に記載の直流
コンバータ装置。 - 【請求項９】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第１及び第２の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項７」又は「請求項８」に記載の直流コンバータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1348195A JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1348195A JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08205542A true JPH08205542A (ja) | 1996-08-09 |
Family
ID=11834320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1348195A Pending JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08205542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008090917A1 (ja) * | 2007-01-24 | 2008-07-31 | Panasonic Corporation | 直流電源装置とそれを備えた空気調和機 |
| JP2009189114A (ja) * | 2008-02-05 | 2009-08-20 | Panasonic Corp | 直流電源装置 |
| WO2017199299A1 (ja) * | 2016-05-16 | 2017-11-23 | 三菱電機株式会社 | 直流電源装置、冷凍サイクル装置及び空気調和装置 |
-
1995
- 1995-01-31 JP JP1348195A patent/JPH08205542A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008090917A1 (ja) * | 2007-01-24 | 2008-07-31 | Panasonic Corporation | 直流電源装置とそれを備えた空気調和機 |
| CN101584107A (zh) * | 2007-01-24 | 2009-11-18 | 松下电器产业株式会社 | 直流电源装置和具有该直流电源装置的空气调节器 |
| JPWO2008090917A1 (ja) * | 2007-01-24 | 2010-05-20 | パナソニック株式会社 | 直流電源装置とそれを備えた空気調和機 |
| JP2009189114A (ja) * | 2008-02-05 | 2009-08-20 | Panasonic Corp | 直流電源装置 |
| WO2017199299A1 (ja) * | 2016-05-16 | 2017-11-23 | 三菱電機株式会社 | 直流電源装置、冷凍サイクル装置及び空気調和装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7208883B2 (en) | Current detection circuit, and power supply apparatus, power supply system and electronic apparatus using the current detection circuit | |
| US7209374B2 (en) | Capacitor-input positive and negative power supply circuit | |
| US8242758B2 (en) | Converter and driving method thereof | |
| JP2004215469A (ja) | スイッチング電源装置および電源制御用半導体集積回路 | |
| JPH0654528A (ja) | ゼロボルトスイッチングパワーコンバータのパワースイッチのためのドライブ回路 | |
| US6535407B1 (en) | DC/DC converter having a piezoelectric transformer and rectification-smoothing circuit | |
| JP4669306B2 (ja) | 擬似共振方式スイッチング電源装置及びそれを用いた擬似共振方式スイッチング電源回路 | |
| JP3706852B2 (ja) | スイッチング電源装置 | |
| JP2005300376A (ja) | 電圧検出回路、電源装置及び半導体装置 | |
| JP2008125217A (ja) | スイッチング電源装置 | |
| JP2716105B2 (ja) | 交番定電流回路 | |
| US7557513B2 (en) | Discharge lamp lighting circuit | |
| JP2007195287A (ja) | 共振コンバータにおける電流検出方式 | |
| JPH08205542A (ja) | 直流コンバータ装置 | |
| US6348784B1 (en) | Switching power supply | |
| JP5011620B2 (ja) | スイッチング電源 | |
| JPH10136647A (ja) | 電源回路 | |
| JP3262112B2 (ja) | 同期整流回路及び電源装置 | |
| JP2004072866A (ja) | 電源装置 | |
| JP2604302Y2 (ja) | 共振形ｄｃ−ｄｃコンバータ | |
| JP2968670B2 (ja) | 保護回路付きｄｃ−ｄｃコンバータ | |
| JPH10108459A (ja) | スイッチング電源装置 | |
| JPH0731296Y2 (ja) | 安定化電源装置 | |
| JP2605664Y2 (ja) | プッシュプル型ｄｃ−ｄｃコンバータ | |
| JPH0640471Y2 (ja) | 電源装置 |