JPH0654528A - ゼロボルトスイッチングパワーコンバータのパワースイッチのためのドライブ回路 - Google Patents
ゼロボルトスイッチングパワーコンバータのパワースイッチのためのドライブ回路Info
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- JPH0654528A JPH0654528A JP5091714A JP9171493A JPH0654528A JP H0654528 A JPH0654528 A JP H0654528A JP 5091714 A JP5091714 A JP 5091714A JP 9171493 A JP9171493 A JP 9171493A JP H0654528 A JPH0654528 A JP H0654528A
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- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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- H02M3/33571—Half-bridge at primary side of an isolation transformer
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/01—Resonant DC/DC converters
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- Power Engineering (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は、ゼロボルトスイッチングパワーコ
ンバータを提供することを目的とする。 【構成】 本発明によるハーフブリッジパワーのパワー
スイッチングトランジスタのためのドライブ構成及び動
作スキームは二つのパワースイッチングトランジスタを
導通期間の総和がこれら二つのパワースイッチングトラ
ンジスタの結合されたスイッチング期間に実質的に等し
くなるような導通継続期間を持つ等しくない衝撃係数
（duty cycles ）にてドライブする。これら導通間隔は
これら二つのパワースイッチングトランジスタの異なる
ターンオン及びターンオフ時間によって制御される非常
に短いデット時間間隔だけ離される。この二つのパワー
スイッチングトランジスタの交互する導通間のこの短い
期間は、これらパワースイッチングトランジスタのゼロ
ボルトターンオンを許すのには十分に長く、但し、パワ
ー損失及び導通ノイズを最小にするのに十分に短い。
ンバータを提供することを目的とする。 【構成】 本発明によるハーフブリッジパワーのパワー
スイッチングトランジスタのためのドライブ構成及び動
作スキームは二つのパワースイッチングトランジスタを
導通期間の総和がこれら二つのパワースイッチングトラ
ンジスタの結合されたスイッチング期間に実質的に等し
くなるような導通継続期間を持つ等しくない衝撃係数
（duty cycles ）にてドライブする。これら導通間隔は
これら二つのパワースイッチングトランジスタの異なる
ターンオン及びターンオフ時間によって制御される非常
に短いデット時間間隔だけ離される。この二つのパワー
スイッチングトランジスタの交互する導通間のこの短い
期間は、これらパワースイッチングトランジスタのゼロ
ボルトターンオンを許すのには十分に長く、但し、パワ
ー損失及び導通ノイズを最小にするのに十分に短い。
Description
【０００１】
【産業上の利用分野】本発明はゼロボルトスイッチング
パワーコンバータ（zero volt switching power conver
ters）に関する。
パワーコンバータ（zero volt switching power conver
ters）に関する。
【０００２】
【従来の技術】現代のパワー源設計の一つの重要な点は
多くのパワーアプリケーションがそのパワー出力に対す
るパワー源のサイズが空間的な考慮事項によって制約さ
れるような位置におかれるためにパワー源のパワー密度
の増加を必要とすることである。パワートレイン（powe
r train ）及び制御回路は、高度にコンパクトであるの
に加えて、熱を生成する散逸を制限するために全体とし
ての高い効率を持たなければならない。高密度パワー源
の一例としてのアプリケーションはラップトップコンピ
ュータ或は類似する機器にパワーを供給するために使用
されるオフラインパワー源（off-line power supply ）
である。ブリッジタイプのコンバータは、これらが非常
に高いパワー密度及び高いパワー効率を許す動作モード
である共振にて動作するように設計できるためにこのよ
うなアプリケーションに適当である。
多くのパワーアプリケーションがそのパワー出力に対す
るパワー源のサイズが空間的な考慮事項によって制約さ
れるような位置におかれるためにパワー源のパワー密度
の増加を必要とすることである。パワートレイン（powe
r train ）及び制御回路は、高度にコンパクトであるの
に加えて、熱を生成する散逸を制限するために全体とし
ての高い効率を持たなければならない。高密度パワー源
の一例としてのアプリケーションはラップトップコンピ
ュータ或は類似する機器にパワーを供給するために使用
されるオフラインパワー源（off-line power supply ）
である。ブリッジタイプのコンバータは、これらが非常
に高いパワー密度及び高いパワー効率を許す動作モード
である共振にて動作するように設計できるためにこのよ
うなアプリケーションに適当である。
【０００３】ハーフブリッジコンバータ（half bridge
converter ）内のパワースイッチングトランジスタ（po
wer switching transistors ）は匹敵するパワー処理能
力を持つプッシュ・プルコンバータ（push-pull conver
ter ）内のスイッチングトランジスタのそれの半分の印
加電圧ストレス（applied voltage stress）を持つ。ハ
ーフブリッジコンバータは、高入力電圧アプリケーショ
ン、例えば、整流されたＡＣパワーラインから直接に或
はＡＣラインから離れてパワーを供給される力率修正ブ
ーストコンバータ（power factor correction boost co
nverter ）からパワ−を供給されるパワーコンバータな
どのような高入力電圧アプリケーションに対して特に適
当である。
converter ）内のパワースイッチングトランジスタ（po
wer switching transistors ）は匹敵するパワー処理能
力を持つプッシュ・プルコンバータ（push-pull conver
ter ）内のスイッチングトランジスタのそれの半分の印
加電圧ストレス（applied voltage stress）を持つ。ハ
ーフブリッジコンバータは、高入力電圧アプリケーショ
ン、例えば、整流されたＡＣパワーラインから直接に或
はＡＣラインから離れてパワーを供給される力率修正ブ
ーストコンバータ（power factor correction boost co
nverter ）からパワ−を供給されるパワーコンバータな
どのような高入力電圧アプリケーションに対して特に適
当である。
【０００４】
【発明が解決しようとする課題】本発明の原理を具現
し、また共振モードにて動作するブリッジトポロジのパ
ワーコンバータが高いパワー密度にて動作するオフライ
ンスイッチングパワー源（off-line switching power s
upply ）として使用される。パワースイッチングトラン
ジスタをドライブするための新規のドライブ構成及び動
作スキームはパワースイッチングトランジスタ内の散逸
損失を制限する。
し、また共振モードにて動作するブリッジトポロジのパ
ワーコンバータが高いパワー密度にて動作するオフライ
ンスイッチングパワー源（off-line switching power s
upply ）として使用される。パワースイッチングトラン
ジスタをドライブするための新規のドライブ構成及び動
作スキームはパワースイッチングトランジスタ内の散逸
損失を制限する。
【０００５】
【課題を解決するための手段】二つのスイッチングトラ
ンジスタがハーフブリッジ構成にて接続される。ドライ
ブ回路は二つのパワースイッチングトランジスタを導通
期間の総和が二つのパワースイッチングトランジスタの
結合されたスイッチング期間に実質的に等しくなるよう
な導通継続期間を持つ等しくない衝撃係数（duty cycle
s ）にてドライブする。これら導通間隔はこれら二つの
パワースイッチングトランジスタの異なるターンオン及
びターンオフ時間によって制御される非常に短いデット
時間間隔だけ離される。この二つのパワースイッチング
トランジスタの交互する導通間のこの短い期間は、これ
らパワースイッチングトランジスタのゼロボルトターン
オンを許すのには十分に長く、但し、パワー損失及び導
通ノイズを最小にするのに十分に短い。一つの実施例に
おいては、このデッド時間は少なくとも最も短い衝撃係
数（duty cycle）の時間間隔よりは小さな規模のオーダ
とされる。コンバータの出力の調節は第一及び第二の衝
撃係数の比或は導通間隔を調節することによって達成さ
れる。
ンジスタがハーフブリッジ構成にて接続される。ドライ
ブ回路は二つのパワースイッチングトランジスタを導通
期間の総和が二つのパワースイッチングトランジスタの
結合されたスイッチング期間に実質的に等しくなるよう
な導通継続期間を持つ等しくない衝撃係数（duty cycle
s ）にてドライブする。これら導通間隔はこれら二つの
パワースイッチングトランジスタの異なるターンオン及
びターンオフ時間によって制御される非常に短いデット
時間間隔だけ離される。この二つのパワースイッチング
トランジスタの交互する導通間のこの短い期間は、これ
らパワースイッチングトランジスタのゼロボルトターン
オンを許すのには十分に長く、但し、パワー損失及び導
通ノイズを最小にするのに十分に短い。一つの実施例に
おいては、このデッド時間は少なくとも最も短い衝撃係
数（duty cycle）の時間間隔よりは小さな規模のオーダ
とされる。コンバータの出力の調節は第一及び第二の衝
撃係数の比或は導通間隔を調節することによって達成さ
れる。
【０００６】加えて、本発明に従ってゼロボルトスイッ
チングモードにて動作するＦＥＴパワースイッチに対す
るドライブ回路は、放電ドレインソースの寄生キャパシ
タンスの電流出力のフィードバックをゲートをＦＥＴパ
ワースイッチのターンオン電圧以下にとどめるためにゲ
ート回路内の抵抗体を横断しての電圧降下を発生させる
ために使用する回路構成を含む。ドレインソース寄生キ
ャパシタンスが放電されると、ゲートへのターンオン電
圧への印加が起動される。
チングモードにて動作するＦＥＴパワースイッチに対す
るドライブ回路は、放電ドレインソースの寄生キャパシ
タンスの電流出力のフィードバックをゲートをＦＥＴパ
ワースイッチのターンオン電圧以下にとどめるためにゲ
ート回路内の抵抗体を横断しての電圧降下を発生させる
ために使用する回路構成を含む。ドレインソース寄生キ
ャパシタンスが放電されると、ゲートへのターンオン電
圧への印加が起動される。
【０００７】
【詳細な説明】本発明の原理を具現するＤＣ／ＤＣ変換
器の略図が図１に示される。変換器１００はハーフブリ
ッジパワ−スイッチング回路（half bridge power swit
chingcircuit ）１１０、集積マグネティクス処理回路
（integrated magnetics processing circuit ）１３
０、同期整流器１５０、出力１６０、及び制御回路１７
０を含む。
器の略図が図１に示される。変換器１００はハーフブリ
ッジパワ−スイッチング回路（half bridge power swit
chingcircuit ）１１０、集積マグネティクス処理回路
（integrated magnetics processing circuit ）１３
０、同期整流器１５０、出力１６０、及び制御回路１７
０を含む。
【０００８】入力パワーは入力端子１０１及び１０２に
加えられる。この入力パワーは、この一例としての回路
においては、整流器回路を介してＡＣライン電圧によっ
て付勢されるように接続された力率ブースト変換器（po
wer factor boost converter）によって提供される。こ
の入力パワーはハーフブリッジスイッチング回路構成に
接続され、また集積マグネティクス処理回路１５０内に
含まれる変圧器１３３の一次巻線１３２に結合された二
つのパワースイッチ１１１及び１１２（一例としての実
施例内のＦＥＴパワースイッチ）によって処理される。
一次巻線１３２は直列回路にてコンデンサ１２３に接続
される。この直列回路はパワースイッチ１１２と並列に
接続される。コンデンサ１２３を横断しての平均電圧は
パワースイッチ１１２を横断しての平均電圧と等しい。
パワー変圧器１３３の二次巻線１３４は導体１３５、１
３６及び１３７、並びに変圧器１３８及び１３９を含む
リプル相殺磁気回路（ripple canceling magnetic circ
uit ）を介して同期整流器１５０に接続される。二つの
ＦＥＴ整流器デバイス１５１及び１５２は出力フィルタ
１６０に整流された電圧を供給するように接続される。
変換器のＤＣ電圧出力は出力端子１６１及び１６２の所
に提供される。
加えられる。この入力パワーは、この一例としての回路
においては、整流器回路を介してＡＣライン電圧によっ
て付勢されるように接続された力率ブースト変換器（po
wer factor boost converter）によって提供される。こ
の入力パワーはハーフブリッジスイッチング回路構成に
接続され、また集積マグネティクス処理回路１５０内に
含まれる変圧器１３３の一次巻線１３２に結合された二
つのパワースイッチ１１１及び１１２（一例としての実
施例内のＦＥＴパワースイッチ）によって処理される。
一次巻線１３２は直列回路にてコンデンサ１２３に接続
される。この直列回路はパワースイッチ１１２と並列に
接続される。コンデンサ１２３を横断しての平均電圧は
パワースイッチ１１２を横断しての平均電圧と等しい。
パワー変圧器１３３の二次巻線１３４は導体１３５、１
３６及び１３７、並びに変圧器１３８及び１３９を含む
リプル相殺磁気回路（ripple canceling magnetic circ
uit ）を介して同期整流器１５０に接続される。二つの
ＦＥＴ整流器デバイス１５１及び１５２は出力フィルタ
１６０に整流された電圧を供給するように接続される。
変換器のＤＣ電圧出力は出力端子１６１及び１６２の所
に提供される。
【０００９】端子１６１及び１６２の所の変換器のＤＣ
出力電圧は制御回路１７０によって感知され、リード１
７１及び１７２を介して抵抗体１７３及び１７４から成
る電圧デバイダに供給される。デバイダの中央ノード１
７５の所の分割された電圧はオプアンプ（opamp ）１７
６の反転入力に接続される。基準電圧１７７はその非反
転入力に接続される。オプアンプ１７６の出力は端子１
６１及び１６２の所の変換器のＤＣ出力電圧のある事前
に選択された調節された電圧値からの偏差を表わす制御
エラー電圧である。
出力電圧は制御回路１７０によって感知され、リード１
７１及び１７２を介して抵抗体１７３及び１７４から成
る電圧デバイダに供給される。デバイダの中央ノード１
７５の所の分割された電圧はオプアンプ（opamp ）１７
６の反転入力に接続される。基準電圧１７７はその非反
転入力に接続される。オプアンプ１７６の出力は端子１
６１及び１６２の所の変換器のＤＣ出力電圧のある事前
に選択された調節された電圧値からの偏差を表わす制御
エラー電圧である。
【００１０】この制御エラー電圧は比較器１８０の反転
入力に加えられる。周期的ランプ電圧（periodic ramp
voltage ）がランプ発生器１８１によって非反転入力に
加えられる。リード１８３上の比較器１８０の出力は有
限の上昇及び下降時間を持つ長方形電圧波形である。こ
の継続期間或は衝撃係数（つまり、周期に対して電圧が
高いときの割合）は制御エラー電圧の振幅によって制御
される。
入力に加えられる。周期的ランプ電圧（periodic ramp
voltage ）がランプ発生器１８１によって非反転入力に
加えられる。リード１８３上の比較器１８０の出力は有
限の上昇及び下降時間を持つ長方形電圧波形である。こ
の継続期間或は衝撃係数（つまり、周期に対して電圧が
高いときの割合）は制御エラー電圧の振幅によって制御
される。
【００１１】ランプ発生器によって供給される典型的な
鋸刃波形２０１が図２に示される。典型的な制御エラー
電圧レベル（つまり、その縦座標）が図２の垂直軸２０
３上の振幅マーク２０２によって示される。比較器の制
御出力電圧は図２内の波形２０５によって示されるよう
な有限の上昇及び下降時間を持つパルス信号である。こ
の高値の継続期間（Ｄ）は波形２０１の正のスロープし
たランプ２０６がエラー電圧レベルの縦座標の値を達成
するために必要とされる時間間隔によって支配される。
従って、比較器の出力は増加ランプ波形（increasing r
amp waveform）の残りの継続期間（１−Ｄ）は低レベル
である。ランプ波形（１）の周期が変換器の動作の周期
を決定する。パルス２１０及び間の低値状態によって示
されるようにこれらの対応する導通間隔は実質的に異な
る継続期間を持つ。これら二つのパワースイッチは波形
２０５によって示されるように大きく異なる同一でない
継続期間（Ｄ及びＤ−１）の間だけ起動される。これら
二つの等しくない継続期間の比が出力電圧の調節を達成
するために制御エラー電圧に応答して変えられる。
鋸刃波形２０１が図２に示される。典型的な制御エラー
電圧レベル（つまり、その縦座標）が図２の垂直軸２０
３上の振幅マーク２０２によって示される。比較器の制
御出力電圧は図２内の波形２０５によって示されるよう
な有限の上昇及び下降時間を持つパルス信号である。こ
の高値の継続期間（Ｄ）は波形２０１の正のスロープし
たランプ２０６がエラー電圧レベルの縦座標の値を達成
するために必要とされる時間間隔によって支配される。
従って、比較器の出力は増加ランプ波形（increasing r
amp waveform）の残りの継続期間（１−Ｄ）は低レベル
である。ランプ波形（１）の周期が変換器の動作の周期
を決定する。パルス２１０及び間の低値状態によって示
されるようにこれらの対応する導通間隔は実質的に異な
る継続期間を持つ。これら二つのパワースイッチは波形
２０５によって示されるように大きく異なる同一でない
継続期間（Ｄ及びＤ−１）の間だけ起動される。これら
二つの等しくない継続期間の比が出力電圧の調節を達成
するために制御エラー電圧に応答して変えられる。
【００１２】比較器１８０によって生成された波形（２
０５）はリード１８３及びコンデンサ１８４を介してゲ
ートドライブ１２０の変圧器１１５の一次巻線１１４に
結合される。コンデンサ１８４のキャパシタンスは波形
２０５のＤＣ部分をブロックする一方において、パルス
波形が実質的に変化しないようとどまるように選択され
る。
０５）はリード１８３及びコンデンサ１８４を介してゲ
ートドライブ１２０の変圧器１１５の一次巻線１１４に
結合される。コンデンサ１８４のキャパシタンスは波形
２０５のＤＣ部分をブロックする一方において、パルス
波形が実質的に変化しないようとどまるように選択され
る。
【００１３】図１に示されるゲートドライブ１２０は入
力変圧器１１５を含むが、この一次巻線１１４はパルス
波形２０５（図３に電圧波形３０１としても示される）
を受信するように接続される。パルス波形２０５は二つ
の二次巻線１１６及び１１７に結合されるが、これら
は、これら巻線上に互いに極性が反転した電圧を供給す
るような巻線方位（winding orientation ）を持つ。こ
れら反対の極性の電圧がそれぞれゲートドライブ抵抗体
１２６及び１２７に供給される。ゲート抵抗体１２６に
供給されるパルス波形は実質的に図２に示される波形２
０５と同一であり、一方、ゲート抵抗体１２７に供給さ
れる波形は波形２０５の反転されたものである（つま
り、波形２０５と位相がずれる）。これら二つのスイッ
チの対応する衝撃係数は反対位相パルスの有限の上昇及
び下降時間のために割り当てられた期間の全部はとらな
い。
力変圧器１１５を含むが、この一次巻線１１４はパルス
波形２０５（図３に電圧波形３０１としても示される）
を受信するように接続される。パルス波形２０５は二つ
の二次巻線１１６及び１１７に結合されるが、これら
は、これら巻線上に互いに極性が反転した電圧を供給す
るような巻線方位（winding orientation ）を持つ。こ
れら反対の極性の電圧がそれぞれゲートドライブ抵抗体
１２６及び１２７に供給される。ゲート抵抗体１２６に
供給されるパルス波形は実質的に図２に示される波形２
０５と同一であり、一方、ゲート抵抗体１２７に供給さ
れる波形は波形２０５の反転されたものである（つま
り、波形２０５と位相がずれる）。これら二つのスイッ
チの対応する衝撃係数は反対位相パルスの有限の上昇及
び下降時間のために割り当てられた期間の全部はとらな
い。
【００１４】図３の波形３０２は変圧器１２１の二次巻
線１１６の出力である。図３の波形３０３は変圧器１２
１の二次巻線１１７の出力である。波形３０２は制御波
形３０１と同位相であり、波形３０３は位相がずれる。
波形３０２及び３０３の高値状態の部分はこれら波形の
高値状態の継続期間だけＦＥＴパワースイッチ１１１及
び１１２をそれらの個々の導通状態に入れる。パワース
イッチ１１１及び１１２は反対の位相期間の際及び異な
る継続期間（Ｄ及び１−Ｄ）を通じて導通状態にある。
線１１６の出力である。図３の波形３０３は変圧器１２
１の二次巻線１１７の出力である。波形３０２は制御波
形３０１と同位相であり、波形３０３は位相がずれる。
波形３０２及び３０３の高値状態の部分はこれら波形の
高値状態の継続期間だけＦＥＴパワースイッチ１１１及
び１１２をそれらの個々の導通状態に入れる。パワース
イッチ１１１及び１１２は反対の位相期間の際及び異な
る継続期間（Ｄ及び１−Ｄ）を通じて導通状態にある。
【００１５】各ＦＥＴパワースイッチと関連する回路は
加えられたゲートソースドライブ波形（applied gate-s
ource drive waveform）の初期上昇に制御された時間遅
延を加えるように設計される。ＦＥＴパワースイッチ１
１１に対するドライブ回路内においては、ドライブ信号
は、変圧器１１５の二次巻線１１６、抵抗体１２６、及
びコンデンサ１２８を介して加えられる。ＦＥＴパワー
スイッチ１１１を横断してのスリューイング（slewing
）はコンデンサ１２８を通じて電流が流れるようにさ
せる。この電流は抵抗体１２６を横断して電圧が落ちる
ようにする。この電圧はＦＥＴパワースイッチ１１１の
ゲート電圧を低減させ、これによってＦＥＴパワースイ
ッチ１１１のドレインソース電圧が最小値に達するまで
ゲート信号の上昇時間を遅延するように働く。この最小
値への降下は一部は変圧器１３３の漏れインダクタンス
の効果として、また一部は、変圧器１３３の磁化電流
（magnetizing current ）の効果として起こる。この最
小電圧はＦＥＴパワースイッチの寄生ダイオードのクラ
ンプ電圧によって制限される。
加えられたゲートソースドライブ波形（applied gate-s
ource drive waveform）の初期上昇に制御された時間遅
延を加えるように設計される。ＦＥＴパワースイッチ１
１１に対するドライブ回路内においては、ドライブ信号
は、変圧器１１５の二次巻線１１６、抵抗体１２６、及
びコンデンサ１２８を介して加えられる。ＦＥＴパワー
スイッチ１１１を横断してのスリューイング（slewing
）はコンデンサ１２８を通じて電流が流れるようにさ
せる。この電流は抵抗体１２６を横断して電圧が落ちる
ようにする。この電圧はＦＥＴパワースイッチ１１１の
ゲート電圧を低減させ、これによってＦＥＴパワースイ
ッチ１１１のドレインソース電圧が最小値に達するまで
ゲート信号の上昇時間を遅延するように働く。この最小
値への降下は一部は変圧器１３３の漏れインダクタンス
の効果として、また一部は、変圧器１３３の磁化電流
（magnetizing current ）の効果として起こる。この最
小電圧はＦＥＴパワースイッチの寄生ダイオードのクラ
ンプ電圧によって制限される。
【００１６】ＦＥＴパワースイッチ１１１のドレインソ
ース電圧が落ちている際に、電流が直列抵抗体１２６及
びコンデンサ１２８を通じて引かれ、ゲートソース電圧
（図４の波形４０１によって示される）の上昇時間がド
レインソース電圧（図４内の波形４０１によって示され
る）がその最小値に達するときまで遅延される。こうし
て、小さな時間遅延（図４内の時間増分４０３によって
示される）がＦＥＴパワースイッチ１１２のターンオフ
とＦＥＴパワースイッチ１１１のターンオンとの間に起
こる。ＦＥＴパワースイッチ１１１はこうしてドレイン
ソース電圧の最小値においてオンとなり、これによって
ターンオン損失が最小にされる。
ース電圧が落ちている際に、電流が直列抵抗体１２６及
びコンデンサ１２８を通じて引かれ、ゲートソース電圧
（図４の波形４０１によって示される）の上昇時間がド
レインソース電圧（図４内の波形４０１によって示され
る）がその最小値に達するときまで遅延される。こうし
て、小さな時間遅延（図４内の時間増分４０３によって
示される）がＦＥＴパワースイッチ１１２のターンオフ
とＦＥＴパワースイッチ１１１のターンオンとの間に起
こる。ＦＥＴパワースイッチ１１１はこうしてドレイン
ソース電圧の最小値においてオンとなり、これによって
ターンオン損失が最小にされる。
【００１７】ＦＥＴパワースイッチ１１２に対するドラ
イブ回路は変圧器１１５の二次巻線１１７の出力によっ
て付勢される。これは直列に接続された抵抗体１２７及
びコンデンサ１２９を含む。この直列回路は、上にＦＥ
Ｔパワースイッチ１１１へのドライブの印加との関連で
説明されたように、ＦＥＴパワースイッチ１２の所のゲ
ートソース電圧（図４の波形４０２によって示される）
の上昇をそのドレインソース電圧が最小に達するまで遅
延させる（図４内の時間増分４０４によって示される遅
延）。
イブ回路は変圧器１１５の二次巻線１１７の出力によっ
て付勢される。これは直列に接続された抵抗体１２７及
びコンデンサ１２９を含む。この直列回路は、上にＦＥ
Ｔパワースイッチ１１１へのドライブの印加との関連で
説明されたように、ＦＥＴパワースイッチ１２の所のゲ
ートソース電圧（図４の波形４０２によって示される）
の上昇をそのドレインソース電圧が最小に達するまで遅
延させる（図４内の時間増分４０４によって示される遅
延）。
【００１８】各ドライブ回路内において、各抵抗体（１
２６、１２７）に対する抵抗の値及び各コンデンサ（１
２８、１２９）に対するキャパシタンスの値はＦＥＴパ
ワースイッチのソースドレイン寄生コンデンサを通じて
流れる電流がゲートソース電圧をターンオンしきい値の
電圧値以下に保持するのに十分な電圧を生成するように
選択される。
２６、１２７）に対する抵抗の値及び各コンデンサ（１
２８、１２９）に対するキャパシタンスの値はＦＥＴパ
ワースイッチのソースドレイン寄生コンデンサを通じて
流れる電流がゲートソース電圧をターンオンしきい値の
電圧値以下に保持するのに十分な電圧を生成するように
選択される。
【数１】
【００１９】この電流はドレインソース電圧のスリュー
レート（slew rate ）及びキャパシタンス値の関数であ
る。
レート（slew rate ）及びキャパシタンス値の関数であ
る。
【数２】
【００２０】コンデンサ１２８及び１２９は既に存在す
るそれ自体では必要とされるキャパシタンス値を供給す
るのに十分でないミラーキャパシタンス（Miller capac
itance）を強化すようなサイズにされこれに加えられ
る。抵抗体１２６及び１２７の抵抗値はコンデンサ電流
がゼロ値になったときゲート電圧の速い上昇が確保され
るように十分に低くなければならない。ダイオード１１
８及び１１９がターンオフ信号に対する低インピーダン
ス経路を提供するため、及びこれらパワースイッチのタ
ーンオフ効率を向上させるために加えられる。
るそれ自体では必要とされるキャパシタンス値を供給す
るのに十分でないミラーキャパシタンス（Miller capac
itance）を強化すようなサイズにされこれに加えられ
る。抵抗体１２６及び１２７の抵抗値はコンデンサ電流
がゼロ値になったときゲート電圧の速い上昇が確保され
るように十分に低くなければならない。ダイオード１１
８及び１１９がターンオフ信号に対する低インピーダン
ス経路を提供するため、及びこれらパワースイッチのタ
ーンオフ効率を向上させるために加えられる。
【００２１】上に説明のように、ＦＥＴパワースイッチ
１１１及び１１２は互いに位相がずれ、二つのパワース
イッチの等しくない導通期間（Ｄ及び１−Ｄ）の間に小
さなデッド時間（dead time ）が存在するようにドライ
ブされる。二つのスイッチの導通期間の間に起こるこの
デッド時間はスイッチング損失の最小化のために非常に
重要である。
１１１及び１１２は互いに位相がずれ、二つのパワース
イッチの等しくない導通期間（Ｄ及び１−Ｄ）の間に小
さなデッド時間（dead time ）が存在するようにドライ
ブされる。二つのスイッチの導通期間の間に起こるこの
デッド時間はスイッチング損失の最小化のために非常に
重要である。
【００２２】パワー変換器のスイッチング期間がユニテ
ィ（つまり、”１”）であるものと定義すると、パワー
スイッチ１１１は”Ｄ”の導通衝撃係数（conduction d
utycycle ）を持ち、パワースイッチ１１２は”１−
Ｄ”の導通衝撃係数を持つ。パワースイッチ１１２を横
断しての電圧は（図５内の波形５０１によって示される
ように）、スイッチング期間の実質的に全ての”１−
Ｄ”部分に対してはおおむね０ボルトに等しく、スイッ
チング期間の実質的に全ての残りの”Ｄ”部分に対して
は入力電圧Ｖinに等しい。これら電圧の関係は図５に明
確に示されるが、ここで、波形５０１はパワースイッチ
１１２を横断しての電圧を表わし、電圧波形５０２は変
圧器１３３の一次巻線１３２に加えられた電圧を表わ
す。波形５０３は一次巻線１３２を入力リード１０２に
接続されたリターンリード１３８に接続するコンデンサ
１２３を横断しての電圧を表わす。波形５０３によって
表わされるこの電圧は、実質的に期間”Ｄ”と入力電圧
Ｖinとの積に等しい。一次巻線１３２を横断しての平均
電圧はこのスイッチング期間に対しては０である。
ィ（つまり、”１”）であるものと定義すると、パワー
スイッチ１１１は”Ｄ”の導通衝撃係数（conduction d
utycycle ）を持ち、パワースイッチ１１２は”１−
Ｄ”の導通衝撃係数を持つ。パワースイッチ１１２を横
断しての電圧は（図５内の波形５０１によって示される
ように）、スイッチング期間の実質的に全ての”１−
Ｄ”部分に対してはおおむね０ボルトに等しく、スイッ
チング期間の実質的に全ての残りの”Ｄ”部分に対して
は入力電圧Ｖinに等しい。これら電圧の関係は図５に明
確に示されるが、ここで、波形５０１はパワースイッチ
１１２を横断しての電圧を表わし、電圧波形５０２は変
圧器１３３の一次巻線１３２に加えられた電圧を表わ
す。波形５０３は一次巻線１３２を入力リード１０２に
接続されたリターンリード１３８に接続するコンデンサ
１２３を横断しての電圧を表わす。波形５０３によって
表わされるこの電圧は、実質的に期間”Ｄ”と入力電圧
Ｖinとの積に等しい。一次巻線１３２を横断しての平均
電圧はこのスイッチング期間に対しては０である。
【００２３】図４に示されるデッド時間５０５及び５０
６の間は変圧器１３３の漏れエネルギはパワースイッチ
１１１及び１１２の寄生キャパシタンスと共振し、パワ
ースイッチを横断しての電圧をこれがターンオンする直
前にゼロボルトにする。この漏れエネルギに加えて、変
圧器磁化電流がパワースイッチを横断しての電圧をこれ
がターンオンする直前にゼロボルトにさせるように働
く。変圧器１３３の誘導エネルギはその電圧をデッド時
間５０５の間のトランジスタスイッチ１１１の導通期間
の終端において電流の流れが中断されたとき反転させる
ように働く。この変圧器電圧の反転はトランジスタスイ
ッチ１１２を横断しての電圧をゼロボルト値に向かうよ
うにする。ゼロボルトスイッチングがトランジスタスイ
ッチ１１２に関して、誘導エネルギがトランジスタスイ
ッチ１１２を横断しての電圧を導通期間”１−Ｄ”の開
始の前にゼロボルトにするのに十分な場合に達成され
る。同様にゼロボルトスイッチングがトランジスタスイ
ッチ１１１に関してデッド時間５０６の間にトランジス
タ１１２に対する導通期間の終端において達成される。
６の間は変圧器１３３の漏れエネルギはパワースイッチ
１１１及び１１２の寄生キャパシタンスと共振し、パワ
ースイッチを横断しての電圧をこれがターンオンする直
前にゼロボルトにする。この漏れエネルギに加えて、変
圧器磁化電流がパワースイッチを横断しての電圧をこれ
がターンオンする直前にゼロボルトにさせるように働
く。変圧器１３３の誘導エネルギはその電圧をデッド時
間５０５の間のトランジスタスイッチ１１１の導通期間
の終端において電流の流れが中断されたとき反転させる
ように働く。この変圧器電圧の反転はトランジスタスイ
ッチ１１２を横断しての電圧をゼロボルト値に向かうよ
うにする。ゼロボルトスイッチングがトランジスタスイ
ッチ１１２に関して、誘導エネルギがトランジスタスイ
ッチ１１２を横断しての電圧を導通期間”１−Ｄ”の開
始の前にゼロボルトにするのに十分な場合に達成され
る。同様にゼロボルトスイッチングがトランジスタスイ
ッチ１１１に関してデッド時間５０６の間にトランジス
タ１１２に対する導通期間の終端において達成される。
【００２４】ゼロボルトスイッチングを達成するために
変圧器１３３の磁化エネルギ及び漏れエネルギに対して
必要とされる値はコンバータの二次巻線のインピーダン
スに依存する。この実施例（ハーフブリッジバックタイ
プのコンバータ）においては、ゼロボルトスイッチング
が磁化電流を反映される出力電流よりも大きくセットす
ることによって、或は漏れエネルギをトランジスタスイ
ッチ１１１及び１１２の寄生キャパシタンスを放電する
のに必要とされるエネルギよりも大きくセットすること
によって得られる。
変圧器１３３の磁化エネルギ及び漏れエネルギに対して
必要とされる値はコンバータの二次巻線のインピーダン
スに依存する。この実施例（ハーフブリッジバックタイ
プのコンバータ）においては、ゼロボルトスイッチング
が磁化電流を反映される出力電流よりも大きくセットす
ることによって、或は漏れエネルギをトランジスタスイ
ッチ１１１及び１１２の寄生キャパシタンスを放電する
のに必要とされるエネルギよりも大きくセットすること
によって得られる。
【００２５】低出力電流の条件においては、磁化電流の
効果が優勢である。高出力電流の条件においては、漏れ
エネルギの効果が優勢である。ゼロボルトスイッチング
が磁化電流及び漏れエネルギの両方を最大化することに
よって出力電流の全レンジに対して得ることができる。
このゼロボルトターンオン遷移タイミングは本発明によ
る新規のゲートドライブ回路を通じてのデッド時間値の
自動調節によって得られる。ゼロボルトターンオン遷移
の達成はパワー損失を最小化し、放射及び導通ノイズを
制限する。
効果が優勢である。高出力電流の条件においては、漏れ
エネルギの効果が優勢である。ゼロボルトスイッチング
が磁化電流及び漏れエネルギの両方を最大化することに
よって出力電流の全レンジに対して得ることができる。
このゼロボルトターンオン遷移タイミングは本発明によ
る新規のゲートドライブ回路を通じてのデッド時間値の
自動調節によって得られる。ゼロボルトターンオン遷移
の達成はパワー損失を最小化し、放射及び導通ノイズを
制限する。
【００２６】コンバータの動作の際にこれに加えられる
非対称ドライブに起因して変圧器１３３が飽和すること
を阻止するために、このコアには、典型的には、高磁化
電流を収容するためのギャップが与えられる。変圧器１
３３及びインダクタンス１３５、１３６、及び１３７は
集積形式にて構成される。等価マグネティクスコアモデ
ル６０１が図６に示されるが、これは、３レッグマグネ
ティクスコア構造と等価である。等価の電気的モデル７
０１が図７に示されるが、図１の実際の回路は３つの導
体１３５、１３６及び１３７のデルタ接続ループを含
む。図７には変圧器巻線１３４、１４６及び１４７のそ
れぞれ個々の導体１３５、１３６及び１３７への結合が
示されるが、これは、図１に示される集積マグネティク
ス回路１３０の回路構成と等価である。
非対称ドライブに起因して変圧器１３３が飽和すること
を阻止するために、このコアには、典型的には、高磁化
電流を収容するためのギャップが与えられる。変圧器１
３３及びインダクタンス１３５、１３６、及び１３７は
集積形式にて構成される。等価マグネティクスコアモデ
ル６０１が図６に示されるが、これは、３レッグマグネ
ティクスコア構造と等価である。等価の電気的モデル７
０１が図７に示されるが、図１の実際の回路は３つの導
体１３５、１３６及び１３７のデルタ接続ループを含
む。図７には変圧器巻線１３４、１４６及び１４７のそ
れぞれ個々の導体１３５、１３６及び１３７への結合が
示されるが、これは、図１に示される集積マグネティク
ス回路１３０の回路構成と等価である。
【００２７】集積マグネティクス回路１３０は出力電流
に対する３つのリラクタンス経路を提供する。スイッチ
ングサイクルの最初のフェーズにおいて、電流出力はイ
ンダクタンス１３７を持つ巻線１４６内を流れる。もう
半分のサイクルにおいては、電流は巻線１４６及びその
インダクタンス１３６を通じて流れる。それぞれの対応
する衝撃係数（Ｄ、及び１−Ｄ）は等しくないため、こ
れらのリプル電流は位相がずれ、互いに相殺し、従っ
て、結果としてのリプル電流は任意の一つの導体内のリ
プルよりも小さくなる。特定の動作ポイントが優勢であ
る場合、導体１３５、１３６及び１３７の値が出力イン
ダクタンスの比が反対の位相の衝撃係数の比に等しい場
合、その動作ポイントにおいて全てのリプル電流が実質
的に相殺されるように具体的に選択される。インダクタ
ンスの比がこれらに加えられた電圧に等しくなるように
選択された場合、これら電流は位相がずれており、総和
するとゼロになり、そしてリプル電流はゼロとなる。
に対する３つのリラクタンス経路を提供する。スイッチ
ングサイクルの最初のフェーズにおいて、電流出力はイ
ンダクタンス１３７を持つ巻線１４６内を流れる。もう
半分のサイクルにおいては、電流は巻線１４６及びその
インダクタンス１３６を通じて流れる。それぞれの対応
する衝撃係数（Ｄ、及び１−Ｄ）は等しくないため、こ
れらのリプル電流は位相がずれ、互いに相殺し、従っ
て、結果としてのリプル電流は任意の一つの導体内のリ
プルよりも小さくなる。特定の動作ポイントが優勢であ
る場合、導体１３５、１３６及び１３７の値が出力イン
ダクタンスの比が反対の位相の衝撃係数の比に等しい場
合、その動作ポイントにおいて全てのリプル電流が実質
的に相殺されるように具体的に選択される。インダクタ
ンスの比がこれらに加えられた電圧に等しくなるように
選択された場合、これら電流は位相がずれており、総和
するとゼロになり、そしてリプル電流はゼロとなる。
【００２８】導体Ｌ1 及びＬ2 に対する値を正しく選択
することによって、リプルが定義された負荷において相
殺するようにできる。ここで、Ｌ1 は導体１３６であ
り、Ｌ2 は導体１３７である。このサイクルのＤ部分に
対しては； ＶL1＝Ｖout （３） であり、そしてこのサイクル（１−Ｄ）部分に対して
は； ＶL1／ＶL2＝Ｄ／（１−Ｄ） （４） である。
することによって、リプルが定義された負荷において相
殺するようにできる。ここで、Ｌ1 は導体１３６であ
り、Ｌ2 は導体１３７である。このサイクルのＤ部分に
対しては； ＶL1＝Ｖout （３） であり、そしてこのサイクル（１−Ｄ）部分に対して
は； ＶL1／ＶL2＝Ｄ／（１−Ｄ） （４） である。
【００２９】従って、全スイッチングサイクルを通じ
て、式（６）は実質的にこれら導体を横断しての電圧比
を定義する。 ＶL1／ＶL2＝Ｌ1 ／Ｌ2 （５） これら電流は、従って、以下の場合この動作ポイントに
おいてきっかりと相殺する。 Ｌ1 ／Ｌ2 ＝Ｄ／（１−Ｄ） （６）
て、式（６）は実質的にこれら導体を横断しての電圧比
を定義する。 ＶL1／ＶL2＝Ｌ1 ／Ｌ2 （５） これら電流は、従って、以下の場合この動作ポイントに
おいてきっかりと相殺する。 Ｌ1 ／Ｌ2 ＝Ｄ／（１−Ｄ） （６）
【００３０】ＦＥＴパワースイッチ１１２の導通の期間
を通じて、集積マグネティクス回路１３０の二次導体１
３７は同期整流器回路１５０のＦＥＴ整流器１５１を介
して出力端子１６１、１６２に接続される。二次電圧の
バランスが導体１３６を横断して出現する。ＦＥＴパワ
ースイッチ１１１の導通期間の反対の位相の間は、二次
インダクタンス１３６は同期整流器スイッチ１５２を通
じて出力電圧端子１６１、１６２を横断して接続され
る。出力電圧の残りの部分は二次導体１３７を横断して
発生する。
を通じて、集積マグネティクス回路１３０の二次導体１
３７は同期整流器回路１５０のＦＥＴ整流器１５１を介
して出力端子１６１、１６２に接続される。二次電圧の
バランスが導体１３６を横断して出現する。ＦＥＴパワ
ースイッチ１１１の導通期間の反対の位相の間は、二次
インダクタンス１３６は同期整流器スイッチ１５２を通
じて出力電圧端子１６１、１６２を横断して接続され
る。出力電圧の残りの部分は二次導体１３７を横断して
発生する。
【００３１】集積マグネティクス回路の電圧波形が図８
に示される。電圧波形８０３は二次導体１３７を横断し
ての電圧を表わし、電圧波形８０２は二次導体１３６を
横断しての電圧を表わす。電圧波形８０１は変圧器１３
３の一次巻線１３２を横断しての電圧を表わす。出力リ
ード１６１及び１６２の所のコンバータの定常出力電圧
は動作の相反する位相の際に二つのインダクタンスを横
断してのボルトセコンド（volt seconds）を等しくする
ことによって確保される。
に示される。電圧波形８０３は二次導体１３７を横断し
ての電圧を表わし、電圧波形８０２は二次導体１３６を
横断しての電圧を表わす。電圧波形８０１は変圧器１３
３の一次巻線１３２を横断しての電圧を表わす。出力リ
ード１６１及び１６２の所のコンバータの定常出力電圧
は動作の相反する位相の際に二つのインダクタンスを横
断してのボルトセコンド（volt seconds）を等しくする
ことによって確保される。
【００３２】自己同期整流器１５０（図１に示される）
は二つのＦＥＴ１５１及び１５２を使用する。各ＦＥＴ
１５１及び１５２のゲートはそれぞれ他方のＦＥＴ１５
２及び１５１のドレイン電圧によってドライブされる。
これら整流器は、ブリーダの必要性なしに、及び衝撃係
数の大きな変化なしに全負荷からゼロ負荷まで整流す
る。
は二つのＦＥＴ１５１及び１５２を使用する。各ＦＥＴ
１５１及び１５２のゲートはそれぞれ他方のＦＥＴ１５
２及び１５１のドレイン電圧によってドライブされる。
これら整流器は、ブリーダの必要性なしに、及び衝撃係
数の大きな変化なしに全負荷からゼロ負荷まで整流す
る。
【００３３】出力リード１６１及び１６２を分路する出
力コンデンサ１６３内を流れる電流はこれら導体内を流
れる電流の総和を等しくする。出力電圧は以下の式（数
３）の表現によって与えられる。
力コンデンサ１６３内を流れる電流はこれら導体内を流
れる電流の総和を等しくする。出力電圧は以下の式（数
３）の表現によって与えられる。
【数３】
【００３４】上のコンバータは通常その入力の所の力率
増強回路とともに動作するオフラインコンバータとの関
連で説明されたが、本発明の原理は力率修正なしに動作
するコンバータにも簡単に適用できることに注意した
い。さらに、本発明の原理は、上記の一つの実施例のハ
ーフブリッジ回路に加えて他のブリッジトポロジにも等
しく適用するものである。これらの例として、フルブリ
ッジトポロジ及びハーフブリッジトポロジの他のバリエ
ーションを挙げることができる。
増強回路とともに動作するオフラインコンバータとの関
連で説明されたが、本発明の原理は力率修正なしに動作
するコンバータにも簡単に適用できることに注意した
い。さらに、本発明の原理は、上記の一つの実施例のハ
ーフブリッジ回路に加えて他のブリッジトポロジにも等
しく適用するものである。これらの例として、フルブリ
ッジトポロジ及びハーフブリッジトポロジの他のバリエ
ーションを挙げることができる。
【図１】本発明の原理を具現するブリッジタイプのパワ
ーコンバータの略図である。
ーコンバータの略図である。
【図２】コンバータの動作の説明を助けるための電圧波
形の波形図である。
形の波形図である。
【図３】コンバータの動作の説明を助けるためのパワー
スイッチの代表的なゲート電圧ドライブの波形を示す図
である。
スイッチの代表的なゲート電圧ドライブの波形を示す図
である。
【図４】コンバータの動作の説明を助けるためのハーフ
ブリッジのパワースイッチのスイッチング電圧の波形を
示す図である。
ブリッジのパワースイッチのスイッチング電圧の波形を
示す図である。
【図５】コンバータの動作の説明を助けるためのパワー
スイッチのスイッチング電圧の波形を示す図である。
スイッチのスイッチング電圧の波形を示す図である。
【図６】コンバータ内に使用される集積マグネティクス
の磁気的モデルを示す図である。
の磁気的モデルを示す図である。
【図７】コンバータ内に使用される集積マグネティクス
の電気的モデルを示す図である。
の電気的モデルを示す図である。
【図８】集積マグネティクスの動作の説明を助けるため
の電圧波形を示す図である。
の電圧波形を示す図である。
【符号の説明】１１０ ハーフブリッジ １２０ ゲートドライブ １３０ 集積マグネティックス １５０ 同期整流器１６０ 出力フィルタ １７０ コントロール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス パトリック ロフタス，ジュニ ヤ アメリカ合衆国 75044 テキサス，ガー ランド，インディアン ヒルズ ドライヴ 5821
Claims (23)
- 【請求項１】 パワースイッチングトランジスタの導通
／非導通遷移がゼロボルトにおいて起こるブリッジタイ
プのパワーコンバータであって、これがエネルギ源を受
け入れるための入力回路；直列回路に接続され、この直
列回路が前記入力回路と分路接続された第一及び第二の
パワースイッチングトランジスタ；前記の第一及び第二
のパワースイッチングトランジスタを結合する一つの共
通のノードに接続された一次巻線、及び二次巻線を持つ
パワー変圧器；二次巻線の電圧出力を整流するための二
次巻線に接続された整流器回路；及び前記整流器回路の
整流された電圧を付勢されるべき負荷に結合するための
出力回路を含み、 改良点が：前記第一及び第二のパワースイッチングトラ
ンジスタの交互する導通期間を前記第一及び第二のパワ
ースイッチングトランジスタのゼロボルトターンオンを
許すデッド時間がこれら交互する導通期間の間に存在す
るように周期的に制御するための制御回路を含み、 前記第一のパワースイッチングトランジスタの第一の導
通期間が継続時間において前記の第二のパワースイッチ
ングトランジスタの第二の導通期間よりもかなり短く、
前記のデッド時間が少なくとも前記の第一の導通期間よ
りも小さな規模のオーダであり、前記第一及び第二の導
通期間と前記のデッド時間を結合した継続期間が前記の
周期的間隔に等しいことを特徴とするブリッジタイプの
パワーコンバータ。 - 【請求項２】 改良点としてさらに：前記制御回路がさ
らに；前記出力回路の所の電圧のある事前に設定された
調節された値からの偏差を表わすエラー信号を生成する
ためのエラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチイグ周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、及び前記第一
及び第二のパワースイッチトランジスタに対立する位相
のドライブ信号を加えるためのドライブ回路を含み、 このドライブ回路が、 前記パルス信号を受信するように接続された一次巻線及
び前記一次巻線に加えられた信号の反対の位相を生成す
るように極性を方位された第一及び第二の二次巻線を持
つパルス変圧器、及び前記パルス変圧器の前記の第一及
び第二の二次巻線を前記の第一及び第二のパワースイッ
チトランジスタに結合するための第一及び第二のドライ
ブ伝送回路を含み、各ドライブ伝送回路が前記第一及び
第二の一次巻線のパルス出力に対する制御された上昇時
間を保証するための抵抗キャパシタンスタイミング回路
を含むことを特徴とする請求項１のそのパワースイッチ
ングトランジスタの導通／非導通遷移がゼロボルトにお
いて起こるブリッジタイプのパワーコンバータ。 - 【請求項３】 改良点としてさらに前記パルス回路が、 前記エラー信号を受信するように接続された第一の入
力、及び第二の入力を持つ比較器、 前記第二の入力に接続された鋸刃ランプ電圧波形を生成
するためのランプ発生器、及び前記比較器の出力を前記
パルス変圧器の一次巻線に相互接続するｄｃブロッキン
グコンデンサを含むことを特徴とする請求項２のそのパ
ワースイッチングトランジスタの導通／非導通遷移がゼ
ロボルトにおいて起こるブリッジタイプのパワーコンバ
ータ。 - 【請求項４】 改良点としてさらに：前記パワー変圧器
の一次巻線を前記入力に結合する蓄積コンデンサ及び前
記パワー変圧器一次巻線の直列接続が含まれ、前記蓄積
コンデンサが前記第二のパワースイッチングトランジス
タを分路し、前記共通ノードの電圧レベルの平均電圧を
蓄積するために動作することを特徴とする請求項３のそ
のパワースイッチングトランジスタの導通／非導通遷移
がゼロボルトにおいて起こるブリッジタイプのパワーコ
ンバータ。 - 【請求項５】 改良点としてさらに：前記第一及び第二
のパワースイッチングトランジスタのターンオフの際に
ドライブ信号が抵抗キャパシタンスタイミング回路の抵
抗をバイパスすることができるようにするためのバイパ
ス回路が含まれることを特徴とする請求項４のそのパワ
ースイッチングトランジスタの導通／非導通遷移がゼロ
ボルトにおいて起こるブリッジタイプのパワーコンバー
タ。 - 【請求項６】 改良点としてさらに：前記第一及び第二
のパワースイッチングトランジスタがＦＥＴパワースイ
ッチングトランジスタであることを特徴とする請求項５
のそのパワースイッチングトランジスタの導通／非導通
遷移がゼロボルトにおいて起こるブリッジタイプのパワ
ーコンバータ。 - 【請求項７】 ブリッジタイプパワーコンバータであっ
て、このコンバータが：ＤＣ電圧を受け入れるための一
つの入力；調節されたＤＣ電圧を提供するための一つの
出力；前記の入力のＤＣ電圧を横断して接続された第一
及び第二のパワースイッチを含む前記入力を前記出力に
結合するパワー回路；前記第二のパワースイッチを横断
して接続された一次巻線を持つパワー変圧器；及び前記
第一及び第二のパワースイッチを交互に前記第一のパワ
ースイッチが動作の各サイクルにおいて前記第二のスイ
ッチが通電状態となるよりもかなり短い期間だけ通電す
るように通電状態にドライブするための制御回路を含む
ことを特徴とするブリッジタイプのパワーコンバータ。 - 【請求項８】 改良点としてさらに：前記制御回路がさ
らに；前記出力回路の所のＤＣ電圧のある事前に設定さ
れた調節された値からの偏差を表わすエラー信号を生成
するためのエラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチング周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、 前記第一及び第二のパワースイッチに対立する位相のド
ライブ信号を加えるためのドライブ回路、 前記パルス信号を受信するように接続された一次巻線及
び前記一次巻線に加えられた信号の反対の位相を生成す
るように極性を方位された第一及び第二の二次巻線を持
つパルス変圧器、及び前記パルス変圧器の前記の第一及
び第二の二次巻線を前記の第一及び第二のパワースイッ
チに結合するための第一及び第二のドライブ伝送回路を
含み、各ドライブ伝送回路が前記第一及び第二の一次巻
線のパルス出力に対する制御された上昇時間を保証する
ための抵抗キャパシタンスタイミング回路を含むことを
特徴とする請求項７のブリッジタイプのパワーコンバー
タ。 - 【請求項９】 改良点としてさらに前記パルス回路が、 前記エラー信号を受信するように接続された第一の入
力、及び第二の入力を持つ比較器、 前記第二の入力に接続された鋸刃ランプ電圧波形を生成
するためのランプ発生器、及び前記比較器の出力を前記
パルス変圧器の一次巻線に相互接続するｄｃブロッキン
グコンデンサを含むことを特徴とする請求項８のブリッ
ジタイプのパワーコンバータ。 - 【請求項１０】 改良点としてさらに：前記パワー変圧
器の一次巻線を前記入力に結合する蓄積コンデンサ及び
前記パワー変圧器一次巻線の直列接続が含まれ、前記蓄
積コンデンサが前記第二のパワースイッチを分路し、前
記共通ノードの電圧レベルの平均電圧を蓄積するために
動作することを特徴とする請求項８のブリッジタイプの
パワーコンバータ。 - 【請求項１１】 パワースイッチングトランジスタの導
通／非導通遷移がゼロ電圧において起こるブリッジタイ
プのパワーコンバータであって、これがエネルギ源を受
け入れるための入力回路；直列回路に接続され、この直
列回路が前記入力回路と分路接続された第一及び第二の
パワースイッチングトランジスタ；及び前記の第一及び
第二のパワースイッチングトランジスタを結合する一つ
の共通のノードに接続された一次巻線、及び二次巻線を
持つパワー変圧器を含み；ここで前記パワー変圧器の一
次巻線を前記入力に結合する蓄積コンデンサ及び前記パ
ワー変圧器一次巻線の直列接続が含まれ、前記蓄積コン
デンサが前記第二のパワースイッチングトランジスタを
分路し、前記共通ノードの電圧レベルの平均電圧を蓄積
するために動作し、このコンバータがさらに二次巻線の
電圧出力を整流するための二次巻線に接続された整流器
回路；前記整流器回路の整流された電圧を付勢されるべ
き負荷に結合するための出力回路、 前記第一及び第二のパワースイッチングトランジスタの
交互する導通期間を前記第一及び第二のパワースイッチ
ングトランジスタのゼロボルトターンオンを許すデッド
時間がこれら交互する導通期間の間に存在するように周
期的に制御するための制御回路を含み、この制御回路が
前記出力回路の所の電圧のある事前に設定された調節さ
れた値からの偏差を表わすエラー信号を生成するための
エラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチング周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、及び前記第一
及び第二のパワースイッチトランジスタに対立する位相
のドライブ信号を加えるためのドライブ回路を含み、 このドライブ回路が、 前記パルス信号を受信するように接続された一次巻線及
び前記一次巻線に加えられた信号の反対の位相を生成す
るように極性を方位された第一及び第二の二次巻線を持
つパルス変圧器、及び前記パルス変圧器の前記の第一及
び第二の二次巻線を前記の第一及び第二のパワースイッ
チトランジスタに結合するための第一及び第二のドライ
ブ伝送回路を含み、各ドライブ伝送回路が前記第一及び
第二の一次巻線のパルス出力に対する制御された上昇時
間を保証するための抵抗キャパシタンスタイミング回路
を含み、 前記第一のパワースイッチングトランジスタの第一の導
通期間が継続時間において前記の第二のパワースイッチ
ングトランジスタの第二の導通期間よりもかなり短く、
前記のデッド時間が少なくとも前記の第一の導通期間よ
りも小さな規模のオーダであり、前記第一及び第二の導
通期間と前記のデッド時間を結合した継続期間が前記の
周期的間隔に等しいことを特徴とするブリッジタイプの
パワーコンバータ。 - 【請求項１２】 改良点としてさらに前記パルス回路
が、 前記エラー信号を受信するように接続された第一の入
力、及び第二の入力を持つ比較器、 前記第二の入力に接続された鋸刃ランプ電圧波形を生成
するためのランプ発生器、及び前記比較器の出力を前記
パルス変圧器の一次巻線に相互接続するｄｃブロッキン
グコンデンサを含むことを特徴とする請求項１１のその
パワースイッチングトランジスタの導通／非導通遷移が
ゼロ電圧において起こるブリッジタイプのパワーコンバ
ータ。 - 【請求項１３】 ブリッジタイプパワーコンバータであ
って、このコンバータが：ＤＣ電圧を受け入れるための
一つの入力；調節されたＤＣ電圧を提供するための一つ
の出力；及び前記入力を前記出力に結合するパワー回路
を含み、このパワー回路が：前記の入力のＤＣ電圧を横
断して接続された第一及び第二のパワースイッチ、 前記第二のパワースイッチを横断して接続された一次巻
線を持つパワー変圧器；及び前記パワー変圧器の一次巻
線を前記入力に結合する蓄積コンデンサ及び前記パワー
変圧器一次巻線の直列接続を含み、ここで前記蓄積コン
デンサが前記第二のパワースイッチを分路し、また前記
共通ノードの電圧レベルの平均電圧を蓄積し、 このコンバータがさらに前記第一及び第二のパワースイ
ッチを交互に前記第一のパワースイッチが動作の各サイ
クルにおいて前記第二のスイッチが通電状態となるより
もかなり短い期間だけ通電するように通電状態にドライ
ブするための制御回路を含み、この制御回路がさらに；
前記出力回路の所のＤＣ電圧のある事前に設定された調
節された値からの偏差を表わすエラー信号を生成するた
めのエラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチング周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、 前記第一及び第二のパワースイッチに対立する位相のド
ライブ信号を加えるためのドライブ回路、 前記パルス信号を受信するように接続された一次巻線及
び前記一次巻線に加えられた信号の反対の位相を生成す
るように極性を方位された第一及び第二の二次巻線を持
つパルス変圧器、及び前記パルス変圧器の前記の第一及
び第二の二次巻線を前記の第一及び第二のパワースイッ
チに結合するための第一及び第二のドライブ伝送回路を
含み、ここで各ドライブ伝送回路が前記第一及び第二の
一次巻線のパルス出力に対する制御された上昇時間を保
証するための抵抗キャパシタンスタイミング回路を含む
ことを特徴とするブリッジタイプのパワーコンバータ。 - 【請求項１４】 改良点としてさらに前記パルス回路
が、 前記エラー信号を受信するように接続された第一の入
力、及び第二の入力を持つ比較器、 前記第二の入力に接続された鋸刃ランプ電圧波形を生成
するためのランプ発生器、及び前記比較器の出力を前記
パルス変圧器の一次巻線に相互接続するｄｃブロッキン
グコンデンサを含むことを特徴とする請求項１３のブリ
ッジタイプのパワーコンバータ。 - 【請求項１５】 パワースイッチングトランジスタの導
通／非導通遷移がゼロ電圧において起こるブリッジタイ
プのパワーコンバータであって、これがエネルギ源を受
け入れるための入力回路；直列回路に接続され、この直
列回路が前記入力回路と分路接続された第一及び第二の
パワースイッチングトランジスタ；一つの一次巻線及び
二次巻線を持ち、また前記第一及び第二のパワースイッ
チングトランジスタのゼロボルトターンオン遷移を保証
するのに十分な磁化エネルギ及び漏れインダクタンスを
含み、前記一次巻線がこれら二つの直列に接続された第
一及び第二のパワースイッチトランジスタの一つと分路
接続されたパワー変圧器；二次巻線の電圧出力を整流す
るための二次巻線に接続された整流器回路；前記整流器
回路の整流された電圧を付勢されるべき負荷に結合する
ための出力回路；及び前記第一及び第二のパワースイッ
チングトランジスタの交互する導通期間を前記第一及び
第二のパワースイッチングトランジスタのゼロボルトタ
ーンオンを許すデッド時間がこれら交互する導通期間の
間に存在するように周期的に制御し、また出力回路の電
圧を、一方において、第一及び第二の導通期間の間のイ
ンバランスを調節し、他方においてデッド時間間隔をこ
れら交互する期間の一つよりも小さな規模のオーダを持
つデッド時間間隔に保持することによって調節するため
の制御回路を含み、ここで前記第一のパワースイッチン
グトランジスタの第一の導通期間が継続時間において前
記の第二のパワースイッチングトランジスタの第二の導
通期間よりもかなり短く、前記のデッド時間が少なくと
も前記の第一の導通期間よりも小さな規模のオーダであ
り、前記第一及び第二の導通期間と前記のデッド時間を
結合した継続期間が前記の周期的間隔に等しいことを特
徴とするブリッジタイプのパワーコンバータ。 - 【請求項１６】 パワースイッチングトランジスタの導
通／非導通遷移がゼロボルトにおいて起こるブリッジタ
イプのパワーコンバータであって、これがエネルギ源を
受け入れるための入力回路；直列回路に接続され、この
直列回路が前記入力回路と分路接続された第一及び第二
のパワースイッチングトランジスタ；一つの一次巻線及
び二次巻線を持ち、また前記第一及び第二のパワースイ
ッチングトランジスタのゼロボルトターンオン遷移を保
証するのに十分な磁化エネルギ及び漏れインダクタンス
を含み、前記一次巻線がこれら二つの直列に接続された
第一及び第二のパワースイッチトランジスタの一つと分
路接続されたパワー変圧器；二次巻線の電圧出力を整流
するための二次巻線に接続された整流器回路；前記整流
器回路の整流された電圧を付勢されるべき負荷に結合す
るための出力回路；及び前記第一及び第二のパワースイ
ッチングトランジスタの交互する導通期間を前記第一及
び第二のパワースイッチングトランジスタのゼロボルト
ターンオンを許すデッド時間がこれら交互する導通期間
の間に存在するように周期的に制御するための制御回路
を含み；前記第一のパワースイッチングトランジスタの
第一の導通期間が継続時間において前記の第二のパワー
スイッチングトランジスタの第二の導通期間よりもかな
り短く、前記のデッド時間が少なくとも前記の第一の導
通期間よりも小さな規模のオーダであり、前記第一及び
第二の導通期間と前記のデッド時間を結合した継続期間
が前記の周期的間隔に等しいことを特徴とするブリッジ
タイプのパワーコンバータ。 - 【請求項１７】 改良点としてさらに：前記制御回路が
前記第一と第二の導通間隔の間のインバランスを調節す
ることによって前記出力回路の電圧を調節する働きをす
ることを特徴とする請求項１６のブリッジタイプのパワ
ーコンバータ。 - 【請求項１８】 改良点としてさらに：前記制御回路が
さらに；前記出力回路の所の電圧のある事前に設定され
た調節された値からの偏差を表わすエラー信号を生成す
るためのエラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチンク周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、及び前記第一
及び第二のパワースイッチングトランジスタに対立する
位相のドライブ信号を加えるためのドライブ回路を含
み、このドライブ回路が：前記パルス信号を受信するよ
うに接続された一次巻線及び前記一次巻線に加えられた
信号の反対の位相を生成するように極性を方位された第
一及び第二の二次巻線を持つパルス変圧器、及び前記パ
ルス変圧器の前記の第一及び第二の二次巻線を前記の第
一及び第二のパワースイッチングトランジスタに結合す
るための第一及び第二のドライブ伝送回路を含み、各ド
ライブ伝送回路が前記第一及び第二の一次巻線のパルス
出力に対する制御された上昇時間を保証するための抵抗
キャパシタンスタイミング回路を含み；前記制御回路が
前記第一と第二の導通間隔の間のインバランスを調節す
ることによって前記出力回路の電圧を調節する働きをす
ることを特徴とする請求項１５或は１７のブリッジタイ
プのパワーコンバータ。 - 【請求項１９】前記制御回路がさらに；前記出力回路の
所の電圧のある事前に設定された調節された値からの偏
差を表わすエラー信号を生成するためのエラー信号回
路、 前記第一及び第二のパワースイッチングトランジスタに
対立する位相のドライブ信号を加えるためのドライブ回
路を含み、このドライブ回路が：前記パルス変圧器の前
記の第一及び第二の二次巻線を前記の第一及び第二のパ
ワースイッチングトランジスタに結合するための第一及
び第二のドライブ伝送回路を含み、各ドライブ伝送回路
が前記第一及び第二の一次巻線のパルス出力に対する制
御された上昇時間を保証するための抵抗キャパシタンス
タイミング回路を含むことを特徴とする請求項１８のブ
リッジタイプのパワーコンバータ。 - 【請求項２０】 改良点としてさらに：前記エラー信号
を受信するように接続された第一の入力、及び第二の入
力を持つ比較器、 前記第二の入力に接続された鋸刃ランプ電圧波形を生成
するためのランプ発生器、及び前記比較器からの対立す
る極性を持つ信号を前記第一及び第二のパワースイッチ
ングトランジスタに結合し、これら反対の極性の信号間
の分離を提供するための手段がさらに含まれることを特
徴とする請求項１８のブリッジタイプのパワーコンバー
タ。 - 【請求項２１】 改良点としてさらに：前記一次巻線と
直列に接続され、前記直列回路を横断して加えられる電
圧レベルの平均電圧を蓄積するように動作する蓄積コン
デンサが含まれることを特徴とする請求項２０のブリッ
ジタイプのパワーコンバータ。 - 【請求項２２】 ブリッジタイプのパワーコンバータで
あって、これがＤＣ電圧を受け入れるための入力；調節
されたＤＣ電圧を提供するための出力；及び前記入力を
前記出力に結合するパワー回路を含み：このパワー回路
が前記入力のＤＣ電圧を横断して接続された第一及び第
二のパワースイッチ；及びｄｃブロッキングコンデンサ
と直列回路に接続された一次巻線を持つパワー変圧器を
含み、この直列回路が前記第一及び第二のパワースイッ
チの一つを横断して接続され；このパワーコンバータが
さらに前記第一及び第二のパワースイッチを動作の各サ
イクルにおいて前記第一のパワースイッチが前記第二の
パワースイッチよりもかなり短い期間だけ導通状態とな
るように交互に導通状態になるようにドライブし、また
前記出力の所の電圧を前記第一及び第二のパワースイッ
チの導通の期間の間のインバランスを調節することによ
って調節する制御回路を含むことを特徴とするブリッジ
タイプのパワーコンバータ。 - 【請求項２３】 改良点としてさらに：前記制御回路が
さらに；前記出力回路の所のＤＣ電圧のある事前に設定
された調節された値からの偏差を表わすエラー信号を生
成するためのエラー信号回路、 前記エラー信号に応答して前記ブリッジタイプのパワー
コンバータのスイッチング周期の半分よりもかなり小さ
な制御された継続期間を持ち、前記エラー信号を表わす
パルス信号を生成するためのパルス回路、及び前記第一
及び第二のパワースイッチに対立する位相のドライブ信
号を加えるためのドライブ回路を含むことを特徴とする
請求項２２のブリッジタイプのパワーコンバータ。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011029 |