JPS6144453A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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- JPS6144453A JPS6144453A JP59167426A JP16742684A JPS6144453A JP S6144453 A JPS6144453 A JP S6144453A JP 59167426 A JP59167426 A JP 59167426A JP 16742684 A JP16742684 A JP 16742684A JP S6144453 A JPS6144453 A JP S6144453A
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- Japan
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- thin film
- conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/013—Thick-film circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/143—Masks therefor
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、混成集積回路の製造方法に係り、とくに一枚
の基板上に厚膜導体と薄膜導体を混在した混成集積回路
の製造方法に関するものである。
の基板上に厚膜導体と薄膜導体を混在した混成集積回路
の製造方法に関するものである。
近年、通信、電子装置等は一般に小形、高集積化が強く
要望されており、このように高集積化が進められると、
異種の導体パターンをその目的に応じて同一基板に形成
する製造方法の改善が強く要望されている。
要望されており、このように高集積化が進められると、
異種の導体パターンをその目的に応じて同一基板に形成
する製造方法の改善が強く要望されている。
従来、同一基板上に厚膜導体による回路と、薄膜導体を
用いる回路を形成する場合には、親となる基板上に厚膜
導体からなる回路を形成し、薄膜回路を用いる回路は、
別の即ち子となる基板上に形成したるのち、子となる基
板を親となる基板に搭載する方法が行なわれている。
用いる回路を形成する場合には、親となる基板上に厚膜
導体からなる回路を形成し、薄膜回路を用いる回路は、
別の即ち子となる基板上に形成したるのち、子となる基
板を親となる基板に搭載する方法が行なわれている。
上記従来の混成集積回路の製造方法は、親となる基板と
、子となる基板にそれぞれ厚膜導体による回路と、ａｙ
ｉ＊導体を用いる回路とを別々に形成したるのち、子と
なる基板を親となる基板に搭載している。
、子となる基板にそれぞれ厚膜導体による回路と、ａｙ
ｉ＊導体を用いる回路とを別々に形成したるのち、子と
なる基板を親となる基板に搭載している。
ところが、このような従来の構造では、薄膜導体を形成
した子となる基板には、印刷焼成する抵抗体以外の部品
を搭載することは至難であり、作業能率が悪い等の問題
点があった。
した子となる基板には、印刷焼成する抵抗体以外の部品
を搭載することは至難であり、作業能率が悪い等の問題
点があった。
本発明は、上記の問題点を解決した部品の搭載が容易で
、しかも作業能率の良好な混成集積回路の製造方法を提
供するもので、そき手段は、混成集積回路基板の所要領
域に厚膜導体パターンを印刷焼成し、該導体パターンの
導体間に抵抗体を印刷焼成後、薄膜導体パターンの形成
領域を除いた部分に絶縁体ペーストを印刷乾燥したるの
ち、前記薄膜導体パターンの形成領域に所定の′ｉｉｉ
膜導体パターンを形成して、薄膜抵抗体を形成する部分
に絶縁体ペーストを印刷乾燥を行ない、中間層。
、しかも作業能率の良好な混成集積回路の製造方法を提
供するもので、そき手段は、混成集積回路基板の所要領
域に厚膜導体パターンを印刷焼成し、該導体パターンの
導体間に抵抗体を印刷焼成後、薄膜導体パターンの形成
領域を除いた部分に絶縁体ペーストを印刷乾燥したるの
ち、前記薄膜導体パターンの形成領域に所定の′ｉｉｉ
膜導体パターンを形成して、薄膜抵抗体を形成する部分
に絶縁体ペーストを印刷乾燥を行ない、中間層。
上部導体をスパッタ蒸着後、超音波洗浄等により前記絶
縁体膜を除去して、所定導体間に薄膜抵抗体を形成する
ようにしたことによってなされる。
縁体膜を除去して、所定導体間に薄膜抵抗体を形成する
ようにしたことによってなされる。
上記混成集積回路の製造方法は、一枚の混成集積回路基
板上に、厚膜回路により形成する領域と、薄膜回路で形
成する領域とに別けて、まづｆｆ膜回路を形成する領域
に、所定の工程で厚膜回路を形成したるのち、絶縁体膜
で被覆する。
板上に、厚膜回路により形成する領域と、薄膜回路で形
成する領域とに別けて、まづｆｆ膜回路を形成する領域
に、所定の工程で厚膜回路を形成したるのち、絶縁体膜
で被覆する。
そして薄膜回路で形成する領域に所定の工程で薄膜回路
を形成して、絶縁体膜を超音波洗浄等により除去するよ
うにしたものである。
を形成して、絶縁体膜を超音波洗浄等により除去するよ
うにしたものである。
以下図面を参照しながら本発明に係る混成集積回路の製
造方法の実施例について詳細に説明する。
造方法の実施例について詳細に説明する。
第１図〜第５図は、本発明に係る混成集積回路の製造方
法の一実施例を説明するための、第１図は、基板上の厚
膜形成領域に厚膜導体と厚膜抵抗体を形成した平面図、
第２図は、厚膜形成領域に絶縁体ペーストを印刷乾燥し
た平面図、第３図は、薄膜形成領域に薄膜導体を形成し
Ｈ膜形成部分を除き絶縁体ペーストを印刷乾燥した平面
図、第４図は、絶縁体ペーストを除去し薄膜抵抗体を形
成した平面図、第５図は、搭載部品を搭載した平面図で
ある。
法の一実施例を説明するための、第１図は、基板上の厚
膜形成領域に厚膜導体と厚膜抵抗体を形成した平面図、
第２図は、厚膜形成領域に絶縁体ペーストを印刷乾燥し
た平面図、第３図は、薄膜形成領域に薄膜導体を形成し
Ｈ膜形成部分を除き絶縁体ペーストを印刷乾燥した平面
図、第４図は、絶縁体ペーストを除去し薄膜抵抗体を形
成した平面図、第５図は、搭載部品を搭載した平面図で
ある。
第１図は、セラミック等からなる基板１のｒ￥、膜形成
領域Ａに図示しないマスク等を用いて、銀−バラジュウ
ム等からなる厚ＷＪ導体２を所定のパターンで形成し、
厚膜抵抗体３を形成する厚膜導体２の導体間に複数の厚
膜抵抗体３を印刷焼成したものである。
領域Ａに図示しないマスク等を用いて、銀−バラジュウ
ム等からなる厚ＷＪ導体２を所定のパターンで形成し、
厚膜抵抗体３を形成する厚膜導体２の導体間に複数の厚
膜抵抗体３を印刷焼成したものである。
第２図は、セラミック等からなる基板１の厚膜形成領域
Ａの１ｌｌｊ！導体６との接続部を除く他の厚膜導体２
の部分に、印刷リフトオフ法により絶縁体ペースト５を
印刷乾燥したものである。
Ａの１ｌｌｊ！導体６との接続部を除く他の厚膜導体２
の部分に、印刷リフトオフ法により絶縁体ペースト５を
印刷乾燥したものである。
第３図は、セラミック等からなる基板１の薄膜形成領域
Ｂに図示しないマスク等を用いて、銀−バラジュウム等
からなる薄膜導体６を所定のパターンで形成する。モし
て″１ｉｌＮ！抵抗体７全抵抗する部分に、絶縁体ペー
ストを印刷乾燥を行なった後、！１１Ｑ導体６上にニッ
ケルクローム（ＮｉＣｒ）等からなる中間層と金（Ａｕ
）等からなる上部導体をスパッタ蒸着したものである。
Ｂに図示しないマスク等を用いて、銀−バラジュウム等
からなる薄膜導体６を所定のパターンで形成する。モし
て″１ｉｌＮ！抵抗体７全抵抗する部分に、絶縁体ペー
ストを印刷乾燥を行なった後、！１１Ｑ導体６上にニッ
ケルクローム（ＮｉＣｒ）等からなる中間層と金（Ａｕ
）等からなる上部導体をスパッタ蒸着したものである。
第４図は、基板１に形成した導体等に印刷乾燥した絶縁
体ペーストを、超音波洗浄等により除去し、窒化タンタ
ル（Ｔａ２Ｎ）等からなる薄膜抵抗体７を形成する薄膜
導体６の導体間に複数の薄膜抵抗体７を印刷焼成して、
図示しない部品および端子等を半田付けした後、洗浄を
行なって、第５図に示すように搭載部品８を搭載する導
体間にベアーチップ等の搭載部品８をボンディングを行
なう構成である。
体ペーストを、超音波洗浄等により除去し、窒化タンタ
ル（Ｔａ２Ｎ）等からなる薄膜抵抗体７を形成する薄膜
導体６の導体間に複数の薄膜抵抗体７を印刷焼成して、
図示しない部品および端子等を半田付けした後、洗浄を
行なって、第５図に示すように搭載部品８を搭載する導
体間にベアーチップ等の搭載部品８をボンディングを行
なう構成である。
なお、応用例として、厚膜回路構成後厚膜上のみに、印
刷リフトオフ法により絶縁体ペーストを印刷乾燥したる
のち、窒化タンタル（Ｔａ２ Ｎ）等からなる薄膜抵抗
体、ニッケルクローム（ＮｉＣｒ）等からなる中間層、
及び金（Ａｕ）等からなる上部導体をスパッタ蒸着して
も構わない。
刷リフトオフ法により絶縁体ペーストを印刷乾燥したる
のち、窒化タンタル（Ｔａ２ Ｎ）等からなる薄膜抵抗
体、ニッケルクローム（ＮｉＣｒ）等からなる中間層、
及び金（Ａｕ）等からなる上部導体をスパッタ蒸着して
も構わない。
〔発明の効果〕
以上の説明から明らかなように本発明に係る混成集積回
路の製造方法によれば、厚膜回路とＳ膜回路を同一基板
に形成することが可能となるので、小形、高集積化が期
待できるので高密度実装に寄与するところが大である。
路の製造方法によれば、厚膜回路とＳ膜回路を同一基板
に形成することが可能となるので、小形、高集積化が期
待できるので高密度実装に寄与するところが大である。
第１図〜第５図は、本発明に係る混成集積回路の製造方
法の一実施例を説明するための、第１図は、基板上の厚
膜形成領域に厚膜導体と厚膜抵抗体を形成した平面図、
第２図は、厚膜形成領域に絶縁体ペーストを印刷乾燥し
た平面図、第３図は、薄膜形成領域に薄膜導体を形成し
薄膜形成部分を除き絶縁体ペーストを印刷乾燥した平面
図、第４図は、絶縁体ペーストを除去し薄膜抵抗体を形
成した平面図、第５図は、搭載部品を搭載した平面図で
ある。 図中、１は基板、２は厚膜導体、３は厚膜抵抗体、４は
厚膜絶縁体、５は絶縁体ペースト、６は薄膜導体、７は
Ｗ膜抵抗体、８は搭載部品、をそれぞれ示す。 第５ｖＡ
法の一実施例を説明するための、第１図は、基板上の厚
膜形成領域に厚膜導体と厚膜抵抗体を形成した平面図、
第２図は、厚膜形成領域に絶縁体ペーストを印刷乾燥し
た平面図、第３図は、薄膜形成領域に薄膜導体を形成し
薄膜形成部分を除き絶縁体ペーストを印刷乾燥した平面
図、第４図は、絶縁体ペーストを除去し薄膜抵抗体を形
成した平面図、第５図は、搭載部品を搭載した平面図で
ある。 図中、１は基板、２は厚膜導体、３は厚膜抵抗体、４は
厚膜絶縁体、５は絶縁体ペースト、６は薄膜導体、７は
Ｗ膜抵抗体、８は搭載部品、をそれぞれ示す。 第５ｖＡ
Claims (1)
- 混成集積回路基板の所要領域に厚膜導体パターンを印刷
焼成し、該導体パターンの導体間に抵抗体を印刷焼成後
、薄膜導体パターンの形成領域を除いた部分に絶縁体ペ
ーストを印刷乾燥したるのち、前記薄膜導体パターンの
形成領域に所定の薄膜導体パターンを形成して、薄膜抵
抗体を形成する部分に絶縁体ペーストを印刷乾燥を行な
い、中間層、上部導体をスパッタ蒸着後、超音波洗浄等
により前記絶縁体膜を除去して、所定導体間に薄膜抵抗
体を形成するようにしたことを特徴とする混成集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167426A JPS6144453A (ja) | 1984-08-09 | 1984-08-09 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167426A JPS6144453A (ja) | 1984-08-09 | 1984-08-09 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144453A true JPS6144453A (ja) | 1986-03-04 |
Family
ID=15849478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167426A Pending JPS6144453A (ja) | 1984-08-09 | 1984-08-09 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6144453A (ja) |
-
1984
- 1984-08-09 JP JP59167426A patent/JPS6144453A/ja active Pending
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