JPS62113498A - 多層回路基板の製造方法 - Google Patents
多層回路基板の製造方法Info
- Publication number
- JPS62113498A JPS62113498A JP25273285A JP25273285A JPS62113498A JP S62113498 A JPS62113498 A JP S62113498A JP 25273285 A JP25273285 A JP 25273285A JP 25273285 A JP25273285 A JP 25273285A JP S62113498 A JPS62113498 A JP S62113498A
- Authority
- JP
- Japan
- Prior art keywords
- multilayer circuit
- multilayer
- circuit board
- via conductors
- manufacture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＩＣ，ＬＳＩ 等の部品を搭載する多層回路基
板にかかわり、特に、部品接続用端子を高歩留で形成す
るに好適な基板の製造方法に関するものである。
板にかかわり、特に、部品接続用端子を高歩留で形成す
るに好適な基板の製造方法に関するものである。
近年、電子回路にＩＣ，ＬＳＩが多用されるに至り、回
路基板として単に配線の一部をクロスオーバ（交差）す
るだけでは対応できない状況にある。そこで、絶縁層を
基板のほぼ全面に形成して回路配線層と絶縁層とを交互
に印刷形成する多層構造がとられるようになっている（
例えば、「電子材料Ｊ １９８５年５月号、ｐｐ ５４
〜５９に掲載の「厚膜多層回路基板」）。このようにし
て形成される多層体のＩＣ，ＬＳＩの接続端子の配列お
よび断面の従来例を第２図に示す。図において、印刷用
基体１には第１層目の配線２αがスクリーン印刷により
形成され、第１層目の絶縁層３αは、次工程でヴィア導
体４αを形成する開孔部の部分を除いて第１層目の配線
２αを全面覆うようＫして形成される。その後、絶縁層
３αの開孔部に導体を印刷充填してヴィア導体４ａが形
成される。このような作業を繰り返した後、部品接続用
端子５およびカバーコートとなる絶縁層６を形成して多
層構造体とする。逐次印刷形成される各配線膜、絶縁膜
は、印刷後乾燥されて熱処理される場合と、多層体を形
成後一括して熱処理される場合とがある。ここで、ＩＣ
１ＬＳＩなどの部品接続用端子５はヴィア導体４Ｃを介
して内層配線と接続される。
路基板として単に配線の一部をクロスオーバ（交差）す
るだけでは対応できない状況にある。そこで、絶縁層を
基板のほぼ全面に形成して回路配線層と絶縁層とを交互
に印刷形成する多層構造がとられるようになっている（
例えば、「電子材料Ｊ １９８５年５月号、ｐｐ ５４
〜５９に掲載の「厚膜多層回路基板」）。このようにし
て形成される多層体のＩＣ，ＬＳＩの接続端子の配列お
よび断面の従来例を第２図に示す。図において、印刷用
基体１には第１層目の配線２αがスクリーン印刷により
形成され、第１層目の絶縁層３αは、次工程でヴィア導
体４αを形成する開孔部の部分を除いて第１層目の配線
２αを全面覆うようＫして形成される。その後、絶縁層
３αの開孔部に導体を印刷充填してヴィア導体４ａが形
成される。このような作業を繰り返した後、部品接続用
端子５およびカバーコートとなる絶縁層６を形成して多
層構造体とする。逐次印刷形成される各配線膜、絶縁膜
は、印刷後乾燥されて熱処理される場合と、多層体を形
成後一括して熱処理される場合とがある。ここで、ＩＣ
１ＬＳＩなどの部品接続用端子５はヴィア導体４Ｃを介
して内層配線と接続される。
ヴィア導体は、１回の印刷では絶縁層に形成した開孔部
に十分充填されないため・ ２〜３回の印刷が必要とな
る。このとき、開孔部とヴィア導体充填マスクに基板セ
ツティングの不安定性による位置ずれは容認せざるを得
す、このため、印刷されたヴィア導体が絶縁層表面にか
かって導体ペーストのくじみやだれを生じ、ヴィア導体
間で短絡を生じるという欠点があった。
に十分充填されないため・ ２〜３回の印刷が必要とな
る。このとき、開孔部とヴィア導体充填マスクに基板セ
ツティングの不安定性による位置ずれは容認せざるを得
す、このため、印刷されたヴィア導体が絶縁層表面にか
かって導体ペーストのくじみやだれを生じ、ヴィア導体
間で短絡を生じるという欠点があった。
本発明の目的は、上記従来技術の欠点を解消した、部品
接続用の基板表面の端子と内部配線とを接続するヴィア
導体の形成方法を提供することにある。
接続用の基板表面の端子と内部配線とを接続するヴィア
導体の形成方法を提供することにある。
本発明は、特にヴィア導体が隣接する多ピン用部品接続
端子列部分圧おいて、ヴィア導体をすべて端子列に平行
な同一直線上に配設せず、互いに隣接するヴィア導体の
一方を、他方のヴィア導体が配設される直線上からずら
せて配設するようにしたものである。
端子列部分圧おいて、ヴィア導体をすべて端子列に平行
な同一直線上に配設せず、互いに隣接するヴィア導体の
一方を、他方のヴィア導体が配設される直線上からずら
せて配設するようにしたものである。
以下、本発明の一実施例を第１図により説明する。印刷
用基体１として、５０■角、厚さ１．０ｍの焼結したア
ルミナ基板を用いた。内部の配線２およびヴィア導体４
にはＡｇペーストを用い、絶縁層３にはＢａＡ１＠ Ｓ
ｉ２０Ｂを析出する結晶化ガラスのペーストを用いた。
用基体１として、５０■角、厚さ１．０ｍの焼結したア
ルミナ基板を用いた。内部の配線２およびヴィア導体４
にはＡｇペーストを用い、絶縁層３にはＢａＡ１＠ Ｓ
ｉ２０Ｂを析出する結晶化ガラスのペーストを用いた。
配線幅は０．２５■、絶縁層のスルーホールおよびヴィ
ア導体は０．２５ｗ角であり、表面の部品接続用端子５
０幅は０．２５■、そして端子間距離は０．２５ｍであ
る。ヴィア導体４ｃは、それぞれ端子列と平行な２本の
直線上に交互に配設する構成とし、その２本の直線の間
隔は０．５ｍである。
ア導体は０．２５ｗ角であり、表面の部品接続用端子５
０幅は０．２５■、そして端子間距離は０．２５ｍであ
る。ヴィア導体４ｃは、それぞれ端子列と平行な２本の
直線上に交互に配設する構成とし、その２本の直線の間
隔は０．５ｍである。
スクリーン印刷法による従来の厚膜技術によりて、図示
した多層構造体を形成した後、８５０°Ｃ１０分を最高
温度条件とする５０分サイクルの厚膜ベルト炉で熱処理
を行った。その結果、ヴィア導体自体には、従来技術の
場合と同様に０．１〜０．１５■の導体ペーストのにじ
みやだれを生じていた。しかし、１２ピンのＩＣを６個
搭載する基板を１０，０００枚作成したが、７２０．０
００個の端子について隣接する端子間での短絡は皆無で
あった。これに対し、ヴィア導体を同一直線上に配設す
る従来方法では、２３％の短絡があった。なお、ヴィア
導体を同一直線上に配設する従来の方法でも、導体ペー
ストの印刷だれやくじみを考慮して、ヴィア導体間隔を
０．５■とじた場合には短絡不良はないが、端子部の占
有部分が大きくなり基板寸法の小型化を阻げる。
した多層構造体を形成した後、８５０°Ｃ１０分を最高
温度条件とする５０分サイクルの厚膜ベルト炉で熱処理
を行った。その結果、ヴィア導体自体には、従来技術の
場合と同様に０．１〜０．１５■の導体ペーストのにじ
みやだれを生じていた。しかし、１２ピンのＩＣを６個
搭載する基板を１０，０００枚作成したが、７２０．０
００個の端子について隣接する端子間での短絡は皆無で
あった。これに対し、ヴィア導体を同一直線上に配設す
る従来方法では、２３％の短絡があった。なお、ヴィア
導体を同一直線上に配設する従来の方法でも、導体ペー
ストの印刷だれやくじみを考慮して、ヴィア導体間隔を
０．５■とじた場合には短絡不良はないが、端子部の占
有部分が大きくなり基板寸法の小型化を阻げる。
上記実施例では、印刷基体として焼結したアルミナ基板
を用いる例を示したが、印刷基体としてグリーンシート
を用いて印刷多層体を形成する場合でも同様の効果があ
る。
を用いる例を示したが、印刷基体としてグリーンシート
を用いて印刷多層体を形成する場合でも同様の効果があ
る。
本発明によれば、多層回路基板において、短絡のない微
細ピッチの部品接続用端子が形成できるので、配線の多
層化および表面層導体部の小面積化によって基板を小を
にすることができる。
細ピッチの部品接続用端子が形成できるので、配線の多
層化および表面層導体部の小面積化によって基板を小を
にすることができる。
第１図（Ａ 、 （７１？）は本発明の製造方法の一実
施例による多層回路基板のそれぞれ平面図および断面図
、第２図（Ａ 、 （＃）は従来の製造方法による多層
回路基板のそれぞれ平面図および断面図である。 符 号 の 説 明
施例による多層回路基板のそれぞれ平面図および断面図
、第２図（Ａ 、 （＃）は従来の製造方法による多層
回路基板のそれぞれ平面図および断面図である。 符 号 の 説 明
Claims (1)
- 多数の部品接続用の表面端子からなる表面端子列を有し
、内部配線と該表面端子とをそれぞれヴィア導体で接続
する構成の多層回路基板を印刷多層法により製造する方
法において、互いに隣接するヴィア導体の一方を、他方
のヴィア導体が配設される前記表面端子列に平行な直線
上からずらせた位置に配設することを特徴とする多層回
路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25273285A JPS62113498A (ja) | 1985-11-13 | 1985-11-13 | 多層回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25273285A JPS62113498A (ja) | 1985-11-13 | 1985-11-13 | 多層回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62113498A true JPS62113498A (ja) | 1987-05-25 |
Family
ID=17241490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25273285A Pending JPS62113498A (ja) | 1985-11-13 | 1985-11-13 | 多層回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62113498A (ja) |
-
1985
- 1985-11-13 JP JP25273285A patent/JPS62113498A/ja active Pending
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