JPS614435U - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPS614435U
JPS614435U JP8776684U JP8776684U JPS614435U JP S614435 U JPS614435 U JP S614435U JP 8776684 U JP8776684 U JP 8776684U JP 8776684 U JP8776684 U JP 8776684U JP S614435 U JPS614435 U JP S614435U
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JP
Japan
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integrated circuit
main
circuit device
sub
chip
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Pending
Application number
JP8776684U
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English (en)
Inventor
進一 森本
Original Assignee
日本電気株式会社
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Publication date
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Publication of JPS614435U publication Critical patent/JPS614435U/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図ａは本考案の一実施例のパッケージのキヤンプを
取り除いた状態の平面図、同図ｂはキャップ付きの断面
図である。 １・・・・・・パッケージ基体、２・・・・・・パッケ
ージキャップ、３・・・・・・主ＩＣチップ（ＣＰＵ）
、４・・・・・・副ＩＣチップ（プログラム用）、５・
・・・・・副ＩＣチップ（周辺制御用）、６・・・・・
・外部リード、７・・・・・・接続用金属細線、１１・
・・・・・基体のボンディングパッド、３１，３２，３
３・・・・・・主ＩＣチップのボンデイングパッド、４
１，５１，５２・・・・・・副ＩＣチップのボンデイン
グパツド。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体チップを収納するキャビテイを有する絶縁物のパ
    ッケージ芋体の前記キャビテイに主集積回路チップを収
    納固着し、この主集積回路チップ上に１個または複数個
    の副集積回路チップを搭載し、これらの主および副め集
    積回路チップに設けられたボンデイングパツドと前記パ
    ッケージ基体に設けられたボンデイングパツドとの間、
    および、前記主および副の各集積回路チップボンデイン
    パッド相互間が金属細線で接続されていることを特徴と
    する集積回路装置。
JP8776684U 1984-06-13 1984-06-13 集積回路装置 Pending JPS614435U (ja)

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JPS614435U true JPS614435U (ja) 1986-01-11

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