JPS6129960A - 入出力デ−タ制御装置 - Google Patents
入出力デ−タ制御装置Info
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- JPS6129960A JPS6129960A JP15228884A JP15228884A JPS6129960A JP S6129960 A JPS6129960 A JP S6129960A JP 15228884 A JP15228884 A JP 15228884A JP 15228884 A JP15228884 A JP 15228884A JP S6129960 A JPS6129960 A JP S6129960A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロ・プロセッサと複数の入出力装置
間のデータの入出力を制御する入出力データ制御装置に
関するものである。
間のデータの入出力を制御する入出力データ制御装置に
関するものである。
マイクロ・プロセッサと複数の入出力装置間でデータを
転送する従来の入出力データ制御装置の一例を以下に示
す。
転送する従来の入出力データ制御装置の一例を以下に示
す。
第１図は、この種のデータ転送４行うマイクロ番プロセ
ッサシステムで（１）ハマイクロ拳プロセッサ、（２）
は記憶装置、（３ンは入出力制御回路、（４）は入力デ
ータ制御回路、（５）は出力データ制御回路、（６）は
入出力ｊ−タ制御回路、 （７ａ）、 （７ｂ）、
（７Ｃ）等（７）は入力データ、または出力データを保
持するレジスタ、（８）は入力データ制御回路（４）と
レジスタ（７ａ）で構成される入力データ制御装置、（
９）は出力データ制御回路（５）とレジスタ（７ｂ）で
構成される出力データ制御装置、 Ｑｌは入出力データ
制御回路（６）とレジスタ（７ｃ）で構成される入出力
データ制御装置。
ッサシステムで（１）ハマイクロ拳プロセッサ、（２）
は記憶装置、（３ンは入出力制御回路、（４）は入力デ
ータ制御回路、（５）は出力データ制御回路、（６）は
入出力ｊ−タ制御回路、 （７ａ）、 （７ｂ）、
（７Ｃ）等（７）は入力データ、または出力データを保
持するレジスタ、（８）は入力データ制御回路（４）と
レジスタ（７ａ）で構成される入力データ制御装置、（
９）は出力データ制御回路（５）とレジスタ（７ｂ）で
構成される出力データ制御装置、 Ｑｌは入出力データ
制御回路（６）とレジスタ（７ｃ）で構成される入出力
データ制御装置。
０１）は入力データ制御装置（８）と出力データ制御装
置（９）と入出力データ制御装置０１で構成される入出
力制御装置、αりは入力データ制御装置（８）に接続さ
れる入力装置、 Ｉ３は出力データ制御装置（９）に接
続される出力装置、（Ｉ４は入出力データ制御装置叫に
接続される入出力装置である。
置（９）と入出力データ制御装置０１で構成される入出
力制御装置、αりは入力データ制御装置（８）に接続さ
れる入力装置、 Ｉ３は出力データ制御装置（９）に接
続される出力装置、（Ｉ４は入出力データ制御装置叫に
接続される入出力装置である。
いま、入力装置Ｑ２からデータをマイクロ・プロセッサ
（１）に入力するには、マイクロ・プロセッサ（１）が
入力装置α２からデータを入力するだめの入力命令を実
行する。そして、入出力制御回路（３）が入力装置ａ邊
からのデータ全入力する命令であることを検出すると、
入力装置αクラ制御する入力データ制御回路（４）に起
動信号を出力し、入力装置０３からの入力動作が起動さ
れる。この入力データ制御回路（４）は入力装置αａか
らデータ全入力するために入力装置（１７Ｊに対して、
決められた制御手順によって。
（１）に入力するには、マイクロ・プロセッサ（１）が
入力装置α２からデータを入力するだめの入力命令を実
行する。そして、入出力制御回路（３）が入力装置ａ邊
からのデータ全入力する命令であることを検出すると、
入力装置αクラ制御する入力データ制御回路（４）に起
動信号を出力し、入力装置０３からの入力動作が起動さ
れる。この入力データ制御回路（４）は入力装置αａか
らデータ全入力するために入力装置（１７Ｊに対して、
決められた制御手順によって。
入力装置ａ２との間で制御信号を入出力し、そして。
レジスタ（７ａ）に制御信号を出力することによってデ
ータをレジスタ（７ａ）に保持する。このレジスタに保
持されたデータが入出力制御回路（３）ヲ経てマイクロ
・プロセッサ（１）に入力されることによって入力装置
ａ２からマイクロ・プロセッサ（１）へ１つのデータが
転送される。さらに、入力装置（Ｉりからデータを入力
するためには、再び前記の入力命令を実行することによ
って行われる。
ータをレジスタ（７ａ）に保持する。このレジスタに保
持されたデータが入出力制御回路（３）ヲ経てマイクロ
・プロセッサ（１）に入力されることによって入力装置
ａ２からマイクロ・プロセッサ（１）へ１つのデータが
転送される。さらに、入力装置（Ｉりからデータを入力
するためには、再び前記の入力命令を実行することによ
って行われる。
一方、出力装置（Ｌ謙ヘデータをマイ２口・プロセッサ
（１）から出力するには、マイクロ−プロセッサ（１）
が出力装置０ヘデータを出力するだめの出力命令を実行
する。そして、入出力制御回路（３）が出力装置Ｑ３へ
データを出力する命令であることを検出すると、出力装
置時を制御する出力データ制御回路（５）に起動信号を
出力し、出力装置時への出力動作が起動される。この出
力データ制御回路（５）は出力装置α騰ヘデータケ出力
するために出力装置ａ３に対して決められた制御手順に
よって、出力装置０との間で制御信号を入出力し、そし
て、レジスタ（７ｂ）に制御信号を出力することによっ
て、マイクロ・プロセッサ（１）から出力され入出力制
御回路（３）を経たデータがレジスタ（７ｂ）に保持さ
れ、このレジスタに保持されたデータが出力装置α罎へ
出力され、マイクロ・プロセッサ（１１から出力装置α
濁への１つのデータが転送される。さらに、データ金出
力装置（１３へ出力するためには、再び前記の出力命令
を実行することによって行われる。
（１）から出力するには、マイクロ−プロセッサ（１）
が出力装置０ヘデータを出力するだめの出力命令を実行
する。そして、入出力制御回路（３）が出力装置Ｑ３へ
データを出力する命令であることを検出すると、出力装
置時を制御する出力データ制御回路（５）に起動信号を
出力し、出力装置時への出力動作が起動される。この出
力データ制御回路（５）は出力装置α騰ヘデータケ出力
するために出力装置ａ３に対して決められた制御手順に
よって、出力装置０との間で制御信号を入出力し、そし
て、レジスタ（７ｂ）に制御信号を出力することによっ
て、マイクロ・プロセッサ（１）から出力され入出力制
御回路（３）を経たデータがレジスタ（７ｂ）に保持さ
れ、このレジスタに保持されたデータが出力装置α罎へ
出力され、マイクロ・プロセッサ（１１から出力装置α
濁への１つのデータが転送される。さらに、データ金出
力装置（１３へ出力するためには、再び前記の出力命令
を実行することによって行われる。
一方、入出力装置０養とマイクロ・プロセッサ（１）と
でデータ転送する場合は、前記の入力動作および出力動
作が制御可能な入出力データ制御回路（６）によって、
入出力装置α荀に対して決められた制御手順によって、
入出力装置ａ３との間で制御信号を入出力し入出力装置
ａ荀とマイクロ・プロセッサ（１）とでデータの転送が
行われる。
でデータ転送する場合は、前記の入力動作および出力動
作が制御可能な入出力データ制御回路（６）によって、
入出力装置α荀に対して決められた制御手順によって、
入出力装置ａ３との間で制御信号を入出力し入出力装置
ａ荀とマイクロ・プロセッサ（１）とでデータの転送が
行われる。
しかるに従来の入力データ制御装置、出力データ制御装
置、入出力データ制御装置は前記の様な方式であるので
、異なる制御手順をもつ入力装置。
置、入出力データ制御装置は前記の様な方式であるので
、異なる制御手順をもつ入力装置。
出力装置、入出力装置とマイクロ・プロセッサでデータ
転送を行うためＫは各々の入力装置、出力装置、入出力
装置に対応して、入力データ制御装置、出力データ制御
装置、入出力データ制御装置を必要とし、また、ある入
出力装置に対応する入出力データ制御回路と入出力装置
との間の制御子Ｉ＠が決められているため、データ転送
手順全変更するごとにこの入出力データ制御回路が必要
となり装置の構成が複雑になるという欠点があった。
転送を行うためＫは各々の入力装置、出力装置、入出力
装置に対応して、入力データ制御装置、出力データ制御
装置、入出力データ制御装置を必要とし、また、ある入
出力装置に対応する入出力データ制御回路と入出力装置
との間の制御子Ｉ＠が決められているため、データ転送
手順全変更するごとにこの入出力データ制御回路が必要
となり装置の構成が複雑になるという欠点があった。
この発明は、入力装置、出力装置等との間で決められて
いる制御手段を書きかえ可能な制御記憶装置に、入力装
置、出力装置に応じて保持することにより、前記の欠点
を改善することを目的とするものである。
いる制御手段を書きかえ可能な制御記憶装置に、入力装
置、出力装置に応じて保持することにより、前記の欠点
を改善することを目的とするものである。
第２図はこの発明の一実施例の入出力データ制御装置（
ｌりを示すブロック図でアシ、第２図においてαｅはマ
イクロ・プロセッサとこの入出力データ制御装置と接続
される入力装置または出力装置の間で転送されるデータ
を保持するデータ記憶装置。
ｌりを示すブロック図でアシ、第２図においてαｅはマ
イクロ・プロセッサとこの入出力データ制御装置と接続
される入力装置または出力装置の間で転送されるデータ
を保持するデータ記憶装置。
ａηはこの入出力データ制御装置と接続される入力装置
または出力装置の間の個々に決められた制御手順を保持
する書きかえが可能な制御記憶装置。
または出力装置の間の個々に決められた制御手順を保持
する書きかえが可能な制御記憶装置。
Ｑ枠は前記制御記憶装置α力を制御する制御記憶装置制
御回路、Ｕはこの入出力データ制御装置が入力装置と接
続された場合入力データを一時保持するレジスタ、ａｎ
はこの入出力データ制御装置が出力装置と接続された場
合出力データを一時保持するレジスタ、Ｑυは前記制御
記憶装置から出力される制御信号を入力し、この入出力
データ制御装置が接続される入力装置、または、出力装
置との間でデータ転送制御信号を入出力し、データの転
送を制御するデータ転送制御信号発生回路である。
御回路、Ｕはこの入出力データ制御装置が入力装置と接
続された場合入力データを一時保持するレジスタ、ａｎ
はこの入出力データ制御装置が出力装置と接続された場
合出力データを一時保持するレジスタ、Ｑυは前記制御
記憶装置から出力される制御信号を入力し、この入出力
データ制御装置が接続される入力装置、または、出力装
置との間でデータ転送制御信号を入出力し、データの転
送を制御するデータ転送制御信号発生回路である。
第３図はこの発明による入出力データ制御装置を用いて
入力装置、出力装置、入出力装置を接続したマイクロ・
プロセッサシステムの一例を示しである。
入力装置、出力装置、入出力装置を接続したマイクロ・
プロセッサシステムの一例を示しである。
この発明による入出力データ制御装置（１１について説
明する。第２図、第３図においてマイクロ・プロセッサ
（１）へ入力装置αのからのデータを入力するには、マ
イクロ・プロセッサ（１）の初期設定処理において、マ
イクロ・プロセッサ（１１がこの入出力データ制御装置
０騰の制御記憶装置（１７）に、前記入力装置ａ邊とデ
ータの転送を行うための制御手順をあらかじめ転送する
。次に、マイクロ・プロセッサが入力命令を実行し記憶
装置制御回路Ｈに起動信号（７）が入力されるとこの制
御記憶装置制御回路側が制御記憶装置（Ｉ７）に制御信
号を順次出力し、あらかじめマイクロ・プロセッサによ
シ前記制御記憶装置αηに記憶された前記入力装置αの
に対する制御手順に従ってこの制御記憶装置αηから制
御信号が出力される。この制御記憶装置＋１？＞から出
力される制御信号によシ、データ転送制御信号発生回路
ｅ２Ｄに起動がかけ穢、このデータ転送制御信号発生回
路ｔ２υと前記入力装置ａつとの間で制御信号を入出力
しその結果、入力装置Ｈからのデータが入力データ用レ
ジスタａＩに順次保持され、この保持されたデータがさ
らに順次データ記憶装置ｔｌＩ１９に転送される。そし
て、マイクロ・プロセッサ（１）がこのデータ記憶装置
（ＩＧからデータを順次読みとることによって、入力装
置０２からマイクロ・プロセッサ（１１へ複数のデータ
が転送される。
明する。第２図、第３図においてマイクロ・プロセッサ
（１）へ入力装置αのからのデータを入力するには、マ
イクロ・プロセッサ（１）の初期設定処理において、マ
イクロ・プロセッサ（１１がこの入出力データ制御装置
０騰の制御記憶装置（１７）に、前記入力装置ａ邊とデ
ータの転送を行うための制御手順をあらかじめ転送する
。次に、マイクロ・プロセッサが入力命令を実行し記憶
装置制御回路Ｈに起動信号（７）が入力されるとこの制
御記憶装置制御回路側が制御記憶装置（Ｉ７）に制御信
号を順次出力し、あらかじめマイクロ・プロセッサによ
シ前記制御記憶装置αηに記憶された前記入力装置αの
に対する制御手順に従ってこの制御記憶装置αηから制
御信号が出力される。この制御記憶装置＋１？＞から出
力される制御信号によシ、データ転送制御信号発生回路
ｅ２Ｄに起動がかけ穢、このデータ転送制御信号発生回
路ｔ２υと前記入力装置ａつとの間で制御信号を入出力
しその結果、入力装置Ｈからのデータが入力データ用レ
ジスタａＩに順次保持され、この保持されたデータがさ
らに順次データ記憶装置ｔｌＩ１９に転送される。そし
て、マイクロ・プロセッサ（１）がこのデータ記憶装置
（ＩＧからデータを順次読みとることによって、入力装
置０２からマイクロ・プロセッサ（１１へ複数のデータ
が転送される。
一方、第３図においてマイクロｅプロセッサ（１）から
出力装置ａ：１ヘデータを出力するには、マイクロ・プ
ロセッサ（１）の初期設定処理において、マイクロ・プ
ロセッサ（１１がこの入出力データ制御装置ａ！９の制
御記憶装置０ηに、前記出力装置０階とデータ転送を行
うだめの制御手順をあらかじめ転送する。
出力装置ａ：１ヘデータを出力するには、マイクロ・プ
ロセッサ（１）の初期設定処理において、マイクロ・プ
ロセッサ（１１がこの入出力データ制御装置ａ！９の制
御記憶装置０ηに、前記出力装置０階とデータ転送を行
うだめの制御手順をあらかじめ転送する。
次にマイクロ・プロセッサ（１）がデータ記憶装置ｏＱ
に前記出力装置Ｑ３に出力したいデータをデータ記憶装
置Ｈに順次転送し、そして、マイクロ・プロセッサが出
力命令を実行し、制御記憶装置制御回路０８に起動信号
が入力されると、この制御記憶装置制御回路Ｑ８が制御
記憶装置ａηに制御信号を順次出力し、あらかじめマイ
クロ・プロセッサ（１１で前記制御記憶装置（ＩＴ）に
記憶された前記出力装置ａ３に対する制御手順に従って
この制御記憶装置ａηから制御信号が出力される。そし
て、この制御記憶装置ａηから出力される制御信号によ
シ、データ転送制御信号発生回路Ｑυに起動がかけられ
、このデータ転送制御信号発生回路ｃ２ηと前記出力装
置ａ３との間で制御信号を入出力し、その結果、データ
記憶装置Ｑｌに保持しているデータが順次出力データ用
レジスタ（イ）に保持され、この保持されたデータがさ
らに出力装置０騰に転送されることによって、マイクロ
・プロセッサ（１）から出力装置０３へ複数のデータが
転送される。
に前記出力装置Ｑ３に出力したいデータをデータ記憶装
置Ｈに順次転送し、そして、マイクロ・プロセッサが出
力命令を実行し、制御記憶装置制御回路０８に起動信号
が入力されると、この制御記憶装置制御回路Ｑ８が制御
記憶装置ａηに制御信号を順次出力し、あらかじめマイ
クロ・プロセッサ（１１で前記制御記憶装置（ＩＴ）に
記憶された前記出力装置ａ３に対する制御手順に従って
この制御記憶装置ａηから制御信号が出力される。そし
て、この制御記憶装置ａηから出力される制御信号によ
シ、データ転送制御信号発生回路Ｑυに起動がかけられ
、このデータ転送制御信号発生回路ｃ２ηと前記出力装
置ａ３との間で制御信号を入出力し、その結果、データ
記憶装置Ｑｌに保持しているデータが順次出力データ用
レジスタ（イ）に保持され、この保持されたデータがさ
らに出力装置０騰に転送されることによって、マイクロ
・プロセッサ（１）から出力装置０３へ複数のデータが
転送される。
一方、この入出力データ制御装置ａ！９が制御手順の違
う入力装置、または出力装置と接続される場合は、この
入力装置または、出力装置の制御手順を入出力データ制
御装置の制御記憶装置にマイクロ・プロセッサがあらか
じめ転送すれば、制御手順の違う入力装置、または、出
力装置との間でも入出力データ制御装置を変更すること
なくデータの転送が実現できる。
う入力装置、または出力装置と接続される場合は、この
入力装置または、出力装置の制御手順を入出力データ制
御装置の制御記憶装置にマイクロ・プロセッサがあらか
じめ転送すれば、制御手順の違う入力装置、または、出
力装置との間でも入出力データ制御装置を変更すること
なくデータの転送が実現できる。
以上のようにこの発明による入出力データ制御装置によ
れば、書きかえが可能な制御記憶装置にマイクロ・プロ
セッサが入力装置、または、出力装置の制御手順を転送
することによって２種々の制御手順を持つ入力装置、ま
たは、出力装置との間で複数のデータが転送でき、装置
自体も単純にすることができる。
れば、書きかえが可能な制御記憶装置にマイクロ・プロ
セッサが入力装置、または、出力装置の制御手順を転送
することによって２種々の制御手順を持つ入力装置、ま
たは、出力装置との間で複数のデータが転送でき、装置
自体も単純にすることができる。
第１図は入力装置、出力装置、入出力装置等で構成され
る従来のマイクロ・プロセッサシステムの構成図、第２
図は本発明に係る入出力データ制御装置の構成図、第３
図は本発明に係る入出力データ制御装置を用いたマイク
ロ・プロセッサシステムの構成を説明するための図であ
る。 図において（１）はマイクロ・プロセッサ、（２）は記
憶装置、（３）は入出力制御回路、ａりは入出力データ
制御装置、 ａＳはデータ記憶装置、αηは制御記憶装
置、翰は制、御記憶装置制御回路、 ＋１９．（イ）は
レジスタ、Ｑカはデータ転送制御信号発生回路、（至）
は起動信号、Ｃ３１は入出力バス、 （３２ａ） （
３２ｂ）等０′ＩＪはデータ転送制御信号、（至）は出
力データバス、（財）は入力データバスである。 なお２図中同一符号は同一または相当部分を示す。
る従来のマイクロ・プロセッサシステムの構成図、第２
図は本発明に係る入出力データ制御装置の構成図、第３
図は本発明に係る入出力データ制御装置を用いたマイク
ロ・プロセッサシステムの構成を説明するための図であ
る。 図において（１）はマイクロ・プロセッサ、（２）は記
憶装置、（３）は入出力制御回路、ａりは入出力データ
制御装置、 ａＳはデータ記憶装置、αηは制御記憶装
置、翰は制、御記憶装置制御回路、 ＋１９．（イ）は
レジスタ、Ｑカはデータ転送制御信号発生回路、（至）
は起動信号、Ｃ３１は入出力バス、 （３２ａ） （
３２ｂ）等０′ＩＪはデータ転送制御信号、（至）は出
力データバス、（財）は入力データバスである。 なお２図中同一符号は同一または相当部分を示す。
Claims (1)
- １つの入力端に起動信号を入力し、１つの記憶装置制御
信号を出力する制御記憶装置制御回路と、２つの入力端
の第１の入力端が入出力バスに接続し、第２の入力端に
前記制御記憶装置制御回路から出力される前記記憶装置
制御信号を入力し４種類の制御信号を出力する制御記憶
装置と、１つの入出力端が前記の入出力バスに接続され
、２つの入力端の中の第１の入力端に前記制御記憶装置
から出力される４種類の制御信号の中の第１の制御信号
を入力し、第２の入力端からデータを入力し、１つの出
力端からデータを出力するデータ記憶装置と、２つの入
力端の第１の入力端に前記制御記憶装置から出力される
４種類の制御信号の中の第２の制御信号を入力し、第２
の入力端に入力データを入力し、１つの出力端が前記デ
ータ記憶装置の第２の入力端に接続するレジスタと、２
つの入力端の第１の入力端に前記制御記憶装置から出力
される４種類の制御信号の中の第３の制御信号を入力し
、第２の入力端が前記データ記憶装置の１つの出力端に
接続され、１つの出力端から出力データを出力するレジ
スタと、２つの入力端の中の第１の入力端に前記制御記
憶装置から出される４種類の制御信号の第４の制御信号
を入力し、第２の入力端に入出力制御信号を入力し、１
つの出力端から入出力制御信号を出力するデータ転送制
御信号発生回路とを備えたことを特徴とする入出力デー
タ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15228884A JPS6129960A (ja) | 1984-07-23 | 1984-07-23 | 入出力デ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15228884A JPS6129960A (ja) | 1984-07-23 | 1984-07-23 | 入出力デ−タ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129960A true JPS6129960A (ja) | 1986-02-12 |
Family
ID=15537243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15228884A Pending JPS6129960A (ja) | 1984-07-23 | 1984-07-23 | 入出力デ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129960A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110709U (ja) * | 1976-02-19 | 1977-08-23 | ||
| JPS5821062Y2 (ja) * | 1978-03-15 | 1983-05-04 | 株式会社東芝 | 多極回路しゃ断器 |
-
1984
- 1984-07-23 JP JP15228884A patent/JPS6129960A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110709U (ja) * | 1976-02-19 | 1977-08-23 | ||
| JPS5821062Y2 (ja) * | 1978-03-15 | 1983-05-04 | 株式会社東芝 | 多極回路しゃ断器 |
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