JPS6123692B2 - - Google Patents
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- Publication number
- JPS6123692B2 JPS6123692B2 JP53082499A JP8249978A JPS6123692B2 JP S6123692 B2 JPS6123692 B2 JP S6123692B2 JP 53082499 A JP53082499 A JP 53082499A JP 8249978 A JP8249978 A JP 8249978A JP S6123692 B2 JPS6123692 B2 JP S6123692B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- emitter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、ダーリントン接続されたトランジス
タのコレクタ電流に比例した電流を出力するトラ
ンジスタ回路に関する。
タのコレクタ電流に比例した電流を出力するトラ
ンジスタ回路に関する。
第１図に示す回路は従来技術の一例であり、ト
ランジスタ１とトランジスタ２がダーリントン接
続されており、トランジスタ１のエミツタがトラ
ンジスタ３のベースに接続されて、トランジスタ
のベースより加えられた入力電流i1により、トラ
ンジスタ１，２の共通接続されたコレクタ及びト
ランジスタ３のコレクタに夫々i2及びi3なる電流
が電源より流れこむ。
ランジスタ１とトランジスタ２がダーリントン接
続されており、トランジスタ１のエミツタがトラ
ンジスタ３のベースに接続されて、トランジスタ
のベースより加えられた入力電流i1により、トラ
ンジスタ１，２の共通接続されたコレクタ及びト
ランジスタ３のコレクタに夫々i2及びi3なる電流
が電源より流れこむ。
ここで、電流i2と電流i3が等しい場合には、ト
ランジスタ２とトランジスタ３のエミツタ面積を
等しくし、特性をそろえておけば、 i2＝ｈFE（１＋１／２ｈFE）i1〓１／２ｈFE 2i1 i3＝１／２ｈFE 2i1 ｈFE：トランジスタ１， ２，３夫々の電流脱幅率（≫１） なる電流が流れ、i2〓i3となり、電流i2に比例し
た電流i3が出力として流れる。
ランジスタ２とトランジスタ３のエミツタ面積を
等しくし、特性をそろえておけば、 i2＝ｈFE（１＋１／２ｈFE）i1〓１／２ｈFE 2i1 i3＝１／２ｈFE 2i1 ｈFE：トランジスタ１， ２，３夫々の電流脱幅率（≫１） なる電流が流れ、i2〓i3となり、電流i2に比例し
た電流i3が出力として流れる。
しかしながら、i2≪i3の場合を考えるに、トラ
ンジスタ３とトランジスタ２のエミツタ面積比を
１：K′（K′≫１）とし、この場合のｂ端子、ｃ
端子の電流をi2′，i3′とすると、 i3′＝i1hFE 2１／１＋Ｋ′ i2′＝i1hFE＋i1hFE 2Ｋ′／１＋Ｋ′i1hFE＋i3′K
′ となり、i2′／i3′の値を考えると、i1hFEの項が無
視できなくなり、i2／i3に比べて電流脱幅率ｈFE
の依存性が大きくなる事がわかる。
ンジスタ３とトランジスタ２のエミツタ面積比を
１：K′（K′≫１）とし、この場合のｂ端子、ｃ
端子の電流をi2′，i3′とすると、 i3′＝i1hFE 2１／１＋Ｋ′ i2′＝i1hFE＋i1hFE 2Ｋ′／１＋Ｋ′i1hFE＋i3′K
′ となり、i2′／i3′の値を考えると、i1hFEの項が無
視できなくなり、i2／i3に比べて電流脱幅率ｈFE
の依存性が大きくなる事がわかる。
さらにこの場合大電流側（i2〓流れる方）をダ
ーリントン接続とする必要があるために、低電圧
で動作する回路には不都合がある。
ーリントン接続とする必要があるために、低電圧
で動作する回路には不都合がある。
本発明は従来技術のこのような欠点を改善する
ためになされたものであり、従つて本発明の目的
は、前述のi2≪i3の場合においてもi3／i2が電流増
幅率ｈFEの依存性をもつ事がなく、又電流の少な
い部分を複合トランジスタ構成とし、低電圧で大
電流を流すのに好適なトランジスタ回路を提供す
ることにある。
ためになされたものであり、従つて本発明の目的
は、前述のi2≪i3の場合においてもi3／i2が電流増
幅率ｈFEの依存性をもつ事がなく、又電流の少な
い部分を複合トランジスタ構成とし、低電圧で大
電流を流すのに好適なトランジスタ回路を提供す
ることにある。
本発明の上記目的は、第１のトランジスタのベ
ースを入力電流供給端子とし、該第１のトランジ
スタのエミツタ又はコレクタを第１の抵抗器を介
して第２のトランジスタのベースに接続し、該第
２のトランジスタのエミツタは第２の抵抗器を介
して基準電位に接続し、前記第１のトランジスタ
のコレクタ又はエミツタと前記第２のトランジス
タのコレクタを接続して第１の電流出力端子と
し、前記第１のトランジスタのエミツタ又はコレ
クタと前記第１の抵抗器の接続点に第３のトラン
ジスタのベースを接続し、該第３のトランジスタ
のエミツタは第３の抵抗器を介して基準電位に接
続し、前記第３のトランジスタのコレクタを第２
の電流出力端子とした事を特徴とするトランジス
タ回路、によつて達成される。
ースを入力電流供給端子とし、該第１のトランジ
スタのエミツタ又はコレクタを第１の抵抗器を介
して第２のトランジスタのベースに接続し、該第
２のトランジスタのエミツタは第２の抵抗器を介
して基準電位に接続し、前記第１のトランジスタ
のコレクタ又はエミツタと前記第２のトランジス
タのコレクタを接続して第１の電流出力端子と
し、前記第１のトランジスタのエミツタ又はコレ
クタと前記第１の抵抗器の接続点に第３のトラン
ジスタのベースを接続し、該第３のトランジスタ
のエミツタは第３の抵抗器を介して基準電位に接
続し、前記第３のトランジスタのコレクタを第２
の電流出力端子とした事を特徴とするトランジス
タ回路、によつて達成される。
次に本発明をその良好な一実施例について図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
第２図は本発明の一実施例を示す回路図であ
る。第２図において、電流入力端子ａはトランジ
スタ１１のベースに接続され、そのコレクタは第
１の電流出力端子ｂに接続されている。トランジ
スタ１１のエミツタはトランジスタ１３のベース
に接続され、さらに抵抗１４を介してトランジス
タ１２のベースに接続されている。トランジスタ
１３のコレクタは第２の電流出力端子Ｃに接続さ
れ、そのエミツタは抵抗１６を介して接地されて
いる。トランジスタ１２のコレクタは第１の電流
出力端子ｂに接続され、そのエミツタは抵抗１５
を介して接地されている。
る。第２図において、電流入力端子ａはトランジ
スタ１１のベースに接続され、そのコレクタは第
１の電流出力端子ｂに接続されている。トランジ
スタ１１のエミツタはトランジスタ１３のベース
に接続され、さらに抵抗１４を介してトランジス
タ１２のベースに接続されている。トランジスタ
１３のコレクタは第２の電流出力端子Ｃに接続さ
れ、そのエミツタは抵抗１６を介して接地されて
いる。トランジスタ１２のコレクタは第１の電流
出力端子ｂに接続され、そのエミツタは抵抗１５
を介して接地されている。
この構成において、電流入力端子ａに供給され
た入力電流i1によつて得られる第１および第２の
電流出力端子ｂおよびｃでの出力電流i2およびi3
を求めよう。なお、トランジスタ１１，１２およ
び１３の電流増幅率をｈFE、抵抗１６，１５およ
び１４の抵抗値をそれぞれR1，R2およびR3とす
る。第１の出力電流i2はトランジスタ１１のコレ
クタ電流とトランジスタ１４のコレクタ電流i4と
の和であり、トランジスタ１１のコレクタ電流
（したがつて、エミツタ電流）はトランジスタ１
３および１２のベース電流の和（１／ｈＦＥ（i3＋i4）
）で ある。したがつて、次の式が得られる。
た入力電流i1によつて得られる第１および第２の
電流出力端子ｂおよびｃでの出力電流i2およびi3
を求めよう。なお、トランジスタ１１，１２およ
び１３の電流増幅率をｈFE、抵抗１６，１５およ
び１４の抵抗値をそれぞれR1，R2およびR3とす
る。第１の出力電流i2はトランジスタ１１のコレ
クタ電流とトランジスタ１４のコレクタ電流i4と
の和であり、トランジスタ１１のコレクタ電流
（したがつて、エミツタ電流）はトランジスタ１
３および１２のベース電流の和（１／ｈＦＥ（i3＋i4）
）で ある。したがつて、次の式が得られる。
i2＝i4＋１／ｈＦＥ（i3＋i4） …
トランジスタ１１のコレクタ電流はｈFEi1である
から、 ｈFEi1＝１／ｈＦＥ（i3＋i4） … となる。トランジスタ１３のベースと接地との間
の電位差はＶBE13＋i3R1（ＶBEはトランジスタの
ベース・エミツタ間電圧）で表わされ、またこの
電位差はＶBE14＋i4R2＋ｉB14（＝ｉ４／ｈＦＥ）R3で
もあ る。したがつて、 ＶBE13＋i3R1＝ＶBE14＋i4R2＋ｉ４／ｈＦＥR3… 周知のとおり、ＶBE＝ＫＴ／ｑlnｉＥ（＝Ｃ）／ｉＳ
，（ここで、 Ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷、
ｉEおよびｉCはエミツタおよびコレクタ電流、ｉ
Sは飽和電流）で示されるから、トランジスタ１
３および１２のエミツタ面積比をｎとすると、
式は次のようになる。
から、 ｈFEi1＝１／ｈＦＥ（i3＋i4） … となる。トランジスタ１３のベースと接地との間
の電位差はＶBE13＋i3R1（ＶBEはトランジスタの
ベース・エミツタ間電圧）で表わされ、またこの
電位差はＶBE14＋i4R2＋ｉB14（＝ｉ４／ｈＦＥ）R3で
もあ る。したがつて、 ＶBE13＋i3R1＝ＶBE14＋i4R2＋ｉ４／ｈＦＥR3… 周知のとおり、ＶBE＝ＫＴ／ｑlnｉＥ（＝Ｃ）／ｉＳ
，（ここで、 Ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷、
ｉEおよびｉCはエミツタおよびコレクタ電流、ｉ
Sは飽和電流）で示されるから、トランジスタ１
３および１２のエミツタ面積比をｎとすると、
式は次のようになる。
ＫＴ／ｑlnｉ３／ｉＳ＋i3R1＝ＫＴ／ｑlnｉ４／ｎ
ｉｓ ＋i4R2＋ｉ４／ｈＦＥR3 … 式を変形すると ＫＴ／ｑlnｎｉ３／ｉ４＋i3R1＝i4R2＋ｉ４／ｈＦ
ＥR3… ここで、i4＝ni3とすると、すなわち、トランジ
スタ１２および１３のエミツタ電流密度を等しく
すると、式は i3R1＝i4R2＋ｉ４／ｈＦＥR3 … となる。および式から、次式で示されるi3
が求まる。
ｉｓ ＋i4R2＋ｉ４／ｈＦＥR3 … 式を変形すると ＫＴ／ｑlnｎｉ３／ｉ４＋i3R1＝i4R2＋ｉ４／ｈＦ
ＥR3… ここで、i4＝ni3とすると、すなわち、トランジ
スタ１２および１３のエミツタ電流密度を等しく
すると、式は i3R1＝i4R2＋ｉ４／ｈＦＥR3 … となる。および式から、次式で示されるi3
が求まる。
，，および式から次式で示されるi2が
求まる。
求まる。
ここで
とおき、電流増幅率ｈFEに関係なく左辺が一定に
なる条件を求めると、上式は次のようになる。
なる条件を求めると、上式は次のようになる。
ｈFE ２（R2−kR1）＋ｈFE（R3−kR2）−kR3
＝０ ｋ≪１とすると（i3≫i2を意味する） R2−kR1＝１／ｈＦＥ（kR2−R3） この式が常に成立するためには、次の条件が必要
である。
＝０ ｋ≪１とすると（i3≫i2を意味する） R2−kR1＝１／ｈＦＥ（kR2−R3） この式が常に成立するためには、次の条件が必要
である。
R2−kR1＝０
kR2−R3＝０
∴Ｒ２／Ｒ１＝Ｒ３／Ｒ２＝ｋ
上式が成立するように抵抗器１４，１５，１６の
抵抗値を設定すれば、電流i2とi3は電流増幅率ｈF
Ｅに関係なくほぼ一定の比例関係をもつ事にな
る。
抵抗値を設定すれば、電流i2とi3は電流増幅率ｈF
Ｅに関係なくほぼ一定の比例関係をもつ事にな
る。
第４図は本発明の他の実施例を示す回路図であ
る。本実施例が第２図に示された前記実施例と異
なるところは、前記第１の実施例のNPN型トラ
ンジスタ１１の代りにPNP型トランジスタ２１が
用いられている点であり、トランジスタ２１のエ
ミツタがトランジスタ２２のコレクタと接続さ
れ、トランジスタ２１のコレクタが抵抗器２４を
介してトランジスタ２２のベースに接続され、ト
ランジスタ２１のコレクタと抵抗器２４の接続点
にトランジスタ２３のベースが接続されている。
その他は同様である。作用効果は前記第１の実施
例と同様であるので、その説明は省略する。
る。本実施例が第２図に示された前記実施例と異
なるところは、前記第１の実施例のNPN型トラ
ンジスタ１１の代りにPNP型トランジスタ２１が
用いられている点であり、トランジスタ２１のエ
ミツタがトランジスタ２２のコレクタと接続さ
れ、トランジスタ２１のコレクタが抵抗器２４を
介してトランジスタ２２のベースに接続され、ト
ランジスタ２１のコレクタと抵抗器２４の接続点
にトランジスタ２３のベースが接続されている。
その他は同様である。作用効果は前記第１の実施
例と同様であるので、その説明は省略する。
トランジスタ１２とトランジスタ１３のエミツ
タ面積比をｎ：１とし、ｋ＝ｎとする事により、
トランジスタ１２，１３のエミツタ電流密度が略
等しくなるためさらに電流i2とi3の比を電流増幅
率ｈFEの変動、電流i2，i3の電流値の依存性のな
いように設定する事ができる。
タ面積比をｎ：１とし、ｋ＝ｎとする事により、
トランジスタ１２，１３のエミツタ電流密度が略
等しくなるためさらに電流i2とi3の比を電流増幅
率ｈFEの変動、電流i2，i3の電流値の依存性のな
いように設定する事ができる。
又、抵抗器１４の抵抗値R3を変える事により
電流i2，i3の比i3/i2＝1/kが第３図の点線の如く電
流の依存性をもつようにする事もできる。
電流i2，i3の比i3/i2＝1/kが第３図の点線の如く電
流の依存性をもつようにする事もできる。
さらに本発明に於ては、大電流の流れる方をダ
ーリントン接続にせずに、小電流側をダーリント
ン接続する事ができるので、特に低電圧で大電流
を供給する回路にも適している。
ーリントン接続にせずに、小電流側をダーリント
ン接続する事ができるので、特に低電圧で大電流
を供給する回路にも適している。
第１図は従来技術によるこの種トランジスタ回
路の例を示す図、第２図は本発明に係るトランジ
スタ回路の一実施例を示す構成図、第３図は電流
比と電流値の関係図、第４図は本発明に係るトラ
ンジスタ回路の他の実施例を示す構成図である。 １，２，３，１１，１２，１３，２１，２２，
２３…トランジスタ、１４，１５，１６，２４，
２５，２６…抵抗器。
路の例を示す図、第２図は本発明に係るトランジ
スタ回路の一実施例を示す構成図、第３図は電流
比と電流値の関係図、第４図は本発明に係るトラ
ンジスタ回路の他の実施例を示す構成図である。 １，２，３，１１，１２，１３，２１，２２，
２３…トランジスタ、１４，１５，１６，２４，
２５，２６…抵抗器。
Claims (1)
- １ 第１のトランジスタのベースを入力電流供給
端子とし、該第１のトランジスタのエミツタ又は
コレクタを第１の抵抗器を介して第２のトランジ
スタのベースに接続し、該第２のトランジスタの
エミツタは第２の抵抗器を介して基準電位に接続
し、前記第１のトランジスタのコレクタ又はエミ
ツタと前記第２のトランジスタのコレクタを接続
して第１の電流出力端子とし、前記第１のトラン
ジスタのエミツタ又はコレクタと前記第１の抵抗
器の接続点に第３のトランジスタのベースを接続
し、該第３のトランジスタのエミツタは第３の抵
抗器を介して基準電位に接続し、前記第３のトラ
ンジスタのコレクタを第２の電流出力端子とし、
前記第２の抵抗器と第３の抵抗器の抵抗比、前記
第１の抵抗器と前記第２の抵抗器の抵抗比、およ
び前記第１と第２の電流出力端子に得られる第１
と第２の出力電流比を互いに実質的に等しくした
ことを特徴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249978A JPS5510229A (en) | 1978-07-08 | 1978-07-08 | Transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249978A JPS5510229A (en) | 1978-07-08 | 1978-07-08 | Transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5510229A JPS5510229A (en) | 1980-01-24 |
| JPS6123692B2 true JPS6123692B2 (ja) | 1986-06-06 |
Family
ID=13776178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249978A Granted JPS5510229A (en) | 1978-07-08 | 1978-07-08 | Transistor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5510229A (ja) |
-
1978
- 1978-07-08 JP JP8249978A patent/JPS5510229A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5510229A (en) | 1980-01-24 |
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