JPS61219990A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS61219990A JPS61219990A JP60061491A JP6149185A JPS61219990A JP S61219990 A JPS61219990 A JP S61219990A JP 60061491 A JP60061491 A JP 60061491A JP 6149185 A JP6149185 A JP 6149185A JP S61219990 A JPS61219990 A JP S61219990A
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- JP
- Japan
- Prior art keywords
- memory
- plane
- display
- standard
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はカラー表示のためにプレーンメモリをオプシ鵞
ンとして持つ表示システムに採用して好適な表示制御装
置に関する。
ンとして持つ表示システムに採用して好適な表示制御装
置に関する。
近年、半導体技術の進歩により、マイクロプロセッサ、
LSTが安価になり、パソコンやオフコン等比較的小型
クラスのコンピユータ化おいてもカラー表示の機能を標
準で持つようになった。カラー表示を行なうには、1キ
ャラクタ単位でカラー指定する方式と表示画素1ドツト
単位でカラー指定する方式とがある。ここでは表示画素
1ドツト単位でカラニ指定する方式を対象とする。
LSTが安価になり、パソコンやオフコン等比較的小型
クラスのコンピユータ化おいてもカラー表示の機能を標
準で持つようになった。カラー表示を行なうには、1キ
ャラクタ単位でカラー指定する方式と表示画素1ドツト
単位でカラー指定する方式とがある。ここでは表示画素
1ドツト単位でカラニ指定する方式を対象とする。
この方式では、通常、グリーン(G、ブルー(8、レッ
ド(Bの3つのメモリを装備し、カラー表示を実現する
。上述したパソコンやオフコンクラスの比較的小型のコ
ンビーータでは、カラー表示を行なうために3個のメモ
リのうちの1つを標準装備し、他2個のメモリをオプシ
ョンボードに装備している。標準装備されているメモリ
は通常グリーンのメモリである。上記3色のメモリはそ
れぞれグリーンプレーンメモリ(G、ブループレーンメ
モリ(ロ)、レッドプレーンメモリ(R1などとも呼ば
れている。これら3色のプレーンメモリはメモリマツプ
上同一エリアにマツピングされ、プレーンメモリのライ
ト信号や、リード信号を切り換えるために、どの色のプ
レーンメモリなread/write するかをそれ
ぞれのブレーンに対応したレジスタヘビットをONする
ことによって切り換えている。(パンク切り換え)一般
のカラー対応のソフトウェアは、上記パンク切替えの技
術によりそれぞれのプレーンメモリにデータをwrit
e又はread シてカラー表示用の画面データを生成
している。
ド(Bの3つのメモリを装備し、カラー表示を実現する
。上述したパソコンやオフコンクラスの比較的小型のコ
ンビーータでは、カラー表示を行なうために3個のメモ
リのうちの1つを標準装備し、他2個のメモリをオプシ
ョンボードに装備している。標準装備されているメモリ
は通常グリーンのメモリである。上記3色のメモリはそ
れぞれグリーンプレーンメモリ(G、ブループレーンメ
モリ(ロ)、レッドプレーンメモリ(R1などとも呼ば
れている。これら3色のプレーンメモリはメモリマツプ
上同一エリアにマツピングされ、プレーンメモリのライ
ト信号や、リード信号を切り換えるために、どの色のプ
レーンメモリなread/write するかをそれ
ぞれのブレーンに対応したレジスタヘビットをONする
ことによって切り換えている。(パンク切り換え)一般
のカラー対応のソフトウェアは、上記パンク切替えの技
術によりそれぞれのプレーンメモリにデータをwrit
e又はread シてカラー表示用の画面データを生成
している。
ところが、先にのべた3つのプレーンメモリの内、2つ
のプレーンメモリがオプションとされ、標準システムに
実装されていないとき、カラー対応のソフトウェアを実
行されると1つのプレーンメモリしか存在しないため、
他の2つのプレーンメモリにライトしたデータは表示で
きず、中途半端々モノクロ表示となってしまう。
のプレーンメモリがオプションとされ、標準システムに
実装されていないとき、カラー対応のソフトウェアを実
行されると1つのプレーンメモリしか存在しないため、
他の2つのプレーンメモリにライトしたデータは表示で
きず、中途半端々モノクロ表示となってしまう。
本発明は上記事情に鑑みてなされた本のであり、少量の
ハードウェアを付加することによりカラー対応のソフト
ウェアを実行しても完全なモノクロ表示を実現する表示
側割装置を提供することを目的とする。
ハードウェアを付加することによりカラー対応のソフト
ウェアを実行しても完全なモノクロ表示を実現する表示
側割装置を提供することを目的とする。
本発明は、カラー表示のために用意されるG・B−R3
枚のプレーンメモリのうち、B−R2枚のプレーンメモ
リがオプションボードに実装され、他の1枚(Qのプレ
ーンメモリが標準ボードに実装されシステムに接続され
て成る表示システムにおいて、オプションボードが接続
されていないにもかかわらずカラー対応のソフトウェア
を実行したとき、3枚のプレーンメモリに対応するデー
タを標準装備された唯1枚のプレーンメモリに合成して
書込み、モノクロで抜けのない正常な表示を行なおうと
するものである。
枚のプレーンメモリのうち、B−R2枚のプレーンメモ
リがオプションボードに実装され、他の1枚(Qのプレ
ーンメモリが標準ボードに実装されシステムに接続され
て成る表示システムにおいて、オプションボードが接続
されていないにもかかわらずカラー対応のソフトウェア
を実行したとき、3枚のプレーンメモリに対応するデー
タを標準装備された唯1枚のプレーンメモリに合成して
書込み、モノクロで抜けのない正常な表示を行なおうと
するものである。
このため、従来からこの種表示システムが持つコンポ−
木ントに、更に、オプションとなるプレーンメモリがシ
ステムに実装されているか否かを自動検知する回路、も
しくはプログラムによりこの接続を検知し、プログラム
によりその状態が設定記憶されるフリップフロップが付
加され、オプションとなるプレーンメモリが実装されて
いないにもかかわらずカラー対応制御のため3枚のプレ
ーンメモリに対するアクセスが指示されたとき、上記自
動検知回路もしくはフリップフロップにより標準と々る
プレーンメモリを選択する構成とした。
木ントに、更に、オプションとなるプレーンメモリがシ
ステムに実装されているか否かを自動検知する回路、も
しくはプログラムによりこの接続を検知し、プログラム
によりその状態が設定記憶されるフリップフロップが付
加され、オプションとなるプレーンメモリが実装されて
いないにもかかわらずカラー対応制御のため3枚のプレ
ーンメモリに対するアクセスが指示されたとき、上記自
動検知回路もしくはフリップフロップにより標準と々る
プレーンメモリを選択する構成とした。
このことにより、複数のプレーンメモリに対し供給され
るデータを唯1枚の標準のプレーンメモリに合成データ
として書込み、抜けのない正常なモノクロ表示を得るこ
とが出来る。
るデータを唯1枚の標準のプレーンメモリに合成データ
として書込み、抜けのない正常なモノクロ表示を得るこ
とが出来る。
以下、図面を使用して本発明実施例につき詳細に説明す
る。
る。
第1図は本発明の実施例を示すブaツク図である。図に
おいて、1,2.3は図示されないプレーンメモリG−
B−Hのそれぞれに対し設けられ、それぞれのブレーン
をプロセッサユニ・ノド(図示せず)がRead/Wr
iteする際、どのブレーンをアクセスすべきか制御す
るために設けられるフリップフロップ(F/F )であ
る。このブリップフロップ1,2.3はそれぞれ標桑実
装されるプレーンメモリ用(3、オプションボードに実
装されるプレーンメモリ用(B)、同り、<tブシ目ン
ボードに実装されるプレーンメモリ用(R)に割付けら
れている。
おいて、1,2.3は図示されないプレーンメモリG−
B−Hのそれぞれに対し設けられ、それぞれのブレーン
をプロセッサユニ・ノド(図示せず)がRead/Wr
iteする際、どのブレーンをアクセスすべきか制御す
るために設けられるフリップフロップ(F/F )であ
る。このブリップフロップ1,2.3はそれぞれ標桑実
装されるプレーンメモリ用(3、オプションボードに実
装されるプレーンメモリ用(B)、同り、<tブシ目ン
ボードに実装されるプレーンメモリ用(R)に割付けら
れている。
5.6は本発明によって付加される回路であって、オプ
ションボードの有無を判定するものである。それぞれ、
プルアップ抵抗5、インバータ6である。尚、図中、4
は3枚のプレーンメモリG−B−Hのうち、オプション
となる2枚のメモリブレーンB−Rを実装するオプショ
ンボードのグランドである。
ションボードの有無を判定するものである。それぞれ、
プルアップ抵抗5、インバータ6である。尚、図中、4
は3枚のプレーンメモリG−B−Hのうち、オプション
となる2枚のメモリブレーンB−Rを実装するオプショ
ンボードのグランドである。
第2図は、第1図に破線で示したオプションボードの有
無を判定する回路(プルアップ抵抗5、インバータ6)
の他の実施例である。上記回路の代りに、7リツプフσ
ツブ7が用いられ、このブリップフロップ7はプログラ
ムによりオプションとなるプレーンメモリの接続を検出
し、プログラムによりその状態が設定される。即ちレジ
スタwriteによりオプションボードの有無が制御さ
れる。 。
無を判定する回路(プルアップ抵抗5、インバータ6)
の他の実施例である。上記回路の代りに、7リツプフσ
ツブ7が用いられ、このブリップフロップ7はプログラ
ムによりオプションとなるプレーンメモリの接続を検出
し、プログラムによりその状態が設定される。即ちレジ
スタwriteによりオプションボードの有無が制御さ
れる。 。
第3図は従来例であり、第1図に示した本発明実施例と
の比較対照の意味で示した。図中、第1図と同一番号の
付されたブロックは第1図のそれと同じものとする。
の比較対照の意味で示した。図中、第1図と同一番号の
付されたブロックは第1図のそれと同じものとする。
以下、本発明実施例の動作につき、従来例と比較しなが
ら詳細に説明する。例えばプレーンメモリGヘデータを
write したとき、プレーンメモリGに対応するフ
リップ70ツブ1がレベル“1”であれば、このフリッ
プフロップiに対応したデータをデータバス11を介し
て入力する。データバス11にレベル“1”をへカレ信
号線15を介してレジスタライト信号(RBGWRTT
B)を入力すると、フリップフロップIのQ出力はレベ
ル“1″となり、システムに対しプレーンメモリGが選
択されたことを通知する。
ら詳細に説明する。例えばプレーンメモリGヘデータを
write したとき、プレーンメモリGに対応するフ
リップ70ツブ1がレベル“1”であれば、このフリッ
プフロップiに対応したデータをデータバス11を介し
て入力する。データバス11にレベル“1”をへカレ信
号線15を介してレジスタライト信号(RBGWRTT
B)を入力すると、フリップフロップIのQ出力はレベ
ル“1″となり、システムに対しプレーンメモリGが選
択されたことを通知する。
同様に、プレーンメモリBヘデータを書きたいとき、デ
ータバス12を介しフリップフロップ2にレベル′1”
を入力し、信号線15を介してwrHa信号を出すこと
によってQ出力は“1″となり、プレーンメモリBがセ
レクトされる。
ータバス12を介しフリップフロップ2にレベル′1”
を入力し、信号線15を介してwrHa信号を出すこと
によってQ出力は“1″となり、プレーンメモリBがセ
レクトされる。
以上が第3図に示した従来例の動作である。第3図に示
した従来例では、標準装備されているプレーンメモリG
1オプションボードに実装されるプレーンメモリB−H
にそれぞれ割付けられ、メモリセレクトレジスタとして
働くフリップフロップ1〜3は、オプションボードの有
無を判定して処理をする部分が存在しない。従って、オ
プションボードが存在しないときカラー対応のソフトウ
ェアを実行すると、プレーンメモリGの唯1のプレーン
に書かれた内容のみを表示する。このとき、プレーンメ
モリB−Hに書かれた内容は表示されず、間の抜けた意
味のな込表示となってしまう。
した従来例では、標準装備されているプレーンメモリG
1オプションボードに実装されるプレーンメモリB−H
にそれぞれ割付けられ、メモリセレクトレジスタとして
働くフリップフロップ1〜3は、オプションボードの有
無を判定して処理をする部分が存在しない。従って、オ
プションボードが存在しないときカラー対応のソフトウ
ェアを実行すると、プレーンメモリGの唯1のプレーン
に書かれた内容のみを表示する。このとき、プレーンメ
モリB−Hに書かれた内容は表示されず、間の抜けた意
味のな込表示となってしまう。
第1図に示した本発明実施例では4,5.6によりその
対策がなされている。4は、3枚のメモリプレーンのう
ち2つのプレーンメモリが実装されるオプションボード
の有無を検出するために設けられるグランド端子で、本
体ボード側に存在する検出回路5,6に接続されるとイ
ンバータ6出力がレベル“I′′ となり、フリッププ
ロップ1のプリセット端子(PR)がレベル“1”にな
る。しかし、オプションボードがないとインバータ6出
力はプルアップ抵抗5によってレベル“0”となって、
標準装備のプレーンメモリGに対応するフリッププロッ
プ1はアクティブ状態を維持し、3枚のどのプレーンメ
モリなread/write しても標準装備のプレー
ンメモリをアクセス出来る。従ってカラー対応のソフト
ウェアも流してもこのプレーンメモリGを常にアクセス
することになり、全ブレーンのデータを合成した画面表
示となる。
対策がなされている。4は、3枚のメモリプレーンのう
ち2つのプレーンメモリが実装されるオプションボード
の有無を検出するために設けられるグランド端子で、本
体ボード側に存在する検出回路5,6に接続されるとイ
ンバータ6出力がレベル“I′′ となり、フリッププ
ロップ1のプリセット端子(PR)がレベル“1”にな
る。しかし、オプションボードがないとインバータ6出
力はプルアップ抵抗5によってレベル“0”となって、
標準装備のプレーンメモリGに対応するフリッププロッ
プ1はアクティブ状態を維持し、3枚のどのプレーンメ
モリなread/write しても標準装備のプレー
ンメモリをアクセス出来る。従ってカラー対応のソフト
ウェアも流してもこのプレーンメモリGを常にアクセス
することになり、全ブレーンのデータを合成した画面表
示となる。
第2図は第1図に示した検出回路4,5.6に変るブリ
ップフロップ7によね上述した対策を施すものである。
ップフロップ7によね上述した対策を施すものである。
この例ではプロセッサユニット(図示せず)が2つのプ
レーンメモリB−Rを実装するオプションボードが接続
されているか否かを調べ、接続されていないと判断され
たときこのフリップフロップ7のデータ入力端子にレベ
ル“1”を加え、write信号をクロック入力端子へ
インプットしてフラグをONとする。
レーンメモリB−Rを実装するオプションボードが接続
されているか否かを調べ、接続されていないと判断され
たときこのフリップフロップ7のデータ入力端子にレベ
ル“1”を加え、write信号をクロック入力端子へ
インプットしてフラグをONとする。
このことにより、フリップ70ツブ1の延出力は“O′
″レベルとなり、この信号を第1図に示した標準メモリ
対応のフリップ70ツブ1に対するプリセット入力へ供
給することにょシその出力け″1′″レベルになる。こ
れによりアクティブ状態を維持し、3枚のどのプレーン
メモリをREAD/WRT置ても標準装備のプレーンメ
モリGをアクセス出来る。従ってカラー対応のソフトウ
ェアを流してもこのプレーンメモリGを常にアクセスす
ることKなり全プレーンのデータを合成した画面となる
。
″レベルとなり、この信号を第1図に示した標準メモリ
対応のフリップ70ツブ1に対するプリセット入力へ供
給することにょシその出力け″1′″レベルになる。こ
れによりアクティブ状態を維持し、3枚のどのプレーン
メモリをREAD/WRT置ても標準装備のプレーンメ
モリGをアクセス出来る。従ってカラー対応のソフトウ
ェアを流してもこのプレーンメモリGを常にアクセスす
ることKなり全プレーンのデータを合成した画面となる
。
以上説明の様に本発明によれば、カラー表示のためプレ
ーンメモリが実装されるオプションボードが接続されて
いないにもかかわらずカラー対応のソフトウェアを実行
しても、全てのプレーンメモリの表示データを標準実装
されているプレーンメモリ上に書込むことが出来る。従
って表示されない部分がなくなり抜けのない完全なモノ
クロ表示を実現出来る。
ーンメモリが実装されるオプションボードが接続されて
いないにもかかわらずカラー対応のソフトウェアを実行
しても、全てのプレーンメモリの表示データを標準実装
されているプレーンメモリ上に書込むことが出来る。従
って表示されない部分がなくなり抜けのない完全なモノ
クロ表示を実現出来る。
第1図は本発明実施例を示すブロック図、第2図は本発
明の他の実施例を示すブロック図、第3図は従来例を示
すブロック図である。 1.2,3.7−・・フリップ707プ(F/F)4・
・・グランド(GND) 5・・・プルアップ抵抗 6・・・インバータ 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図
明の他の実施例を示すブロック図、第3図は従来例を示
すブロック図である。 1.2,3.7−・・フリップ707プ(F/F)4・
・・グランド(GND) 5・・・プルアップ抵抗 6・・・インバータ 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図
Claims (1)
- 少くとも1枚のプレーンメモリが標準実装されカラー表
示のため、更にプレーンメモリがオプション実装されて
成る表示システムにおいて、上記プレーンメモリ毎設け
られ、プロセッサユニットによる制御の下、その選択状
態が設定記憶される記憶手段と、上記オプションとなる
プレーンメモリの実装状況を検知する検出手段と、該検
出手段によりオプションとなるプレーンメモリが実装さ
れていないことが確認されたにもかかわらず、カラー対
応制御のためこれらプレーンメモリに対するアクセスが
指示されたとき、上記標準プレーンメモリに対応する記
憶手段を選択状態として設定し、上記複数のプレーンメ
モリに対し供給されるデータを合成データとして書込み
表示する手段とを具備することを特徴とする表示制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60061491A JPS61219990A (ja) | 1985-03-26 | 1985-03-26 | 表示制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60061491A JPS61219990A (ja) | 1985-03-26 | 1985-03-26 | 表示制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61219990A true JPS61219990A (ja) | 1986-09-30 |
Family
ID=13172613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60061491A Pending JPS61219990A (ja) | 1985-03-26 | 1985-03-26 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61219990A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005522150A (ja) * | 2002-04-03 | 2005-07-21 | トムソン ライセンシング ソシエテ アノニム | デジタル・ビジュアル・インタフェースレシーバ集積回路の電源オンの検出 |
-
1985
- 1985-03-26 JP JP60061491A patent/JPS61219990A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005522150A (ja) * | 2002-04-03 | 2005-07-21 | トムソン ライセンシング ソシエテ アノニム | デジタル・ビジュアル・インタフェースレシーバ集積回路の電源オンの検出 |
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