JPH0343632B2 - - Google Patents
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- Publication number
- JPH0343632B2 JPH0343632B2 JP57202277A JP20227782A JPH0343632B2 JP H0343632 B2 JPH0343632 B2 JP H0343632B2 JP 57202277 A JP57202277 A JP 57202277A JP 20227782 A JP20227782 A JP 20227782A JP H0343632 B2 JPH0343632 B2 JP H0343632B2
- Authority
- JP
- Japan
- Prior art keywords
- video
- data
- flag
- circuit
- video ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は表示速度の向上を図つたカラーグラフ
イツクデイスプレイ装置に関する。
イツクデイスプレイ装置に関する。
最近、オフイスコンピユータ等に搭載される
CRTデイスプレイ装置は文字と共にグラフイツ
ク表示を行なうものが増えており、且つカラー化
の要求も強まつている。
CRTデイスプレイ装置は文字と共にグラフイツ
ク表示を行なうものが増えており、且つカラー化
の要求も強まつている。
本発明はカラーグラフイツクデイスプレイ装置
において、赤・緑・青色のビデオ用リフレツシユ
メモリにイメージデータを本体側装置より受取り
表示する方式を採用し、表示速度を向上されるた
めに改良した装置構成につき提案するものであ
る。
において、赤・緑・青色のビデオ用リフレツシユ
メモリにイメージデータを本体側装置より受取り
表示する方式を採用し、表示速度を向上されるた
めに改良した装置構成につき提案するものであ
る。
第１図を用いて従来例の構成動作につき簡単に
説明する。図において、１，２，３は各々赤・
緑・青色に対応する表示データを保持するメモリ
回路であり、ランダムアクセスメモリ（RAM）
により構成されるメモリブレーン（面）である。
以降単にビデオRAMと称して説明を行なう。
説明する。図において、１，２，３は各々赤・
緑・青色に対応する表示データを保持するメモリ
回路であり、ランダムアクセスメモリ（RAM）
により構成されるメモリブレーン（面）である。
以降単にビデオRAMと称して説明を行なう。
４，５，６は並直列変換回路（RS；シフトレ
ジスタ）であり、それぞれ上記ビデオRAM１，
２，３からの出力を並直列変換して１ビツトずつ
ビデオ信号として出力する。７はアドレス生成回
路であり、上記ビデオRAM１，２，３のアドレ
ツシングを行なう。８，９，１０はビデオRAM
１，２，３への書込み動作がどのビデオRAM
１，２，３に対して行なわれるかを示すフラグ
（それぞれBE，GE，RE）であり、各々がビデオ
RAM１，２，３に対応する。対応フラグ８，
９，１０が“１”であるビデオRAM１，２，３
にはデータの書込みが行なわれ、“０”であるビ
デオRAM１，２，３にはデータ書込みが行なわ
れない。１１，１２，１３は、ビデオRAM書込
みパルス信号（WP）を上記フラグ８，９，１０
の状態により、ビデオRAM１，２，３に出力す
るか否かを制御するアンドゲートである。
ジスタ）であり、それぞれ上記ビデオRAM１，
２，３からの出力を並直列変換して１ビツトずつ
ビデオ信号として出力する。７はアドレス生成回
路であり、上記ビデオRAM１，２，３のアドレ
ツシングを行なう。８，９，１０はビデオRAM
１，２，３への書込み動作がどのビデオRAM
１，２，３に対して行なわれるかを示すフラグ
（それぞれBE，GE，RE）であり、各々がビデオ
RAM１，２，３に対応する。対応フラグ８，
９，１０が“１”であるビデオRAM１，２，３
にはデータの書込みが行なわれ、“０”であるビ
デオRAM１，２，３にはデータ書込みが行なわ
れない。１１，１２，１３は、ビデオRAM書込
みパルス信号（WP）を上記フラグ８，９，１０
の状態により、ビデオRAM１，２，３に出力す
るか否かを制御するアンドゲートである。
ビデオRAM１，２，３への書込み動作を以下
に説明する。まず、上位装置により、データを書
入込むべきビデオRAM１，２，３のアドレスと
フラグ８，９，１０の状態が設定される。仮り
に、書込むべきデータのデイスプレイへの表示色
を黄色とすれば、フラグ９，１０が“１”、フラ
グ８が“０”に設定される。設定が終ると次に書
込み動作が行なわれる。このとき、書込みデータ
は、各ビデイオRAM１，２，３の入力データラ
インに送られるが、書込みパルス信号（WP）が
緑と赤のビデオRAM１，２に対してのみ送ら
れ、データ書込みはこの２面のビデオRAM１，
２にのみ行なわれる。青のビデイオRAM３の内
容は変わらない。
に説明する。まず、上位装置により、データを書
入込むべきビデオRAM１，２，３のアドレスと
フラグ８，９，１０の状態が設定される。仮り
に、書込むべきデータのデイスプレイへの表示色
を黄色とすれば、フラグ９，１０が“１”、フラ
グ８が“０”に設定される。設定が終ると次に書
込み動作が行なわれる。このとき、書込みデータ
は、各ビデイオRAM１，２，３の入力データラ
インに送られるが、書込みパルス信号（WP）が
緑と赤のビデオRAM１，２に対してのみ送ら
れ、データ書込みはこの２面のビデオRAM１，
２にのみ行なわれる。青のビデイオRAM３の内
容は変わらない。
この様に構成された従来構成で上記例によれば
実はこの前後において、再びフラグ８を“１”、
フラグ９，１０を“０”に再設定して青のビデイ
オRAM３にゼロデータを書込む必要がある。
実はこの前後において、再びフラグ８を“１”、
フラグ９，１０を“０”に再設定して青のビデイ
オRAM３にゼロデータを書込む必要がある。
そうしないとデイスプレイの表示画面上へは青
のビデイオRAM３に以前から書込まれているデ
ートも同時に表示されてしまうからである。即
ち、ビデイオRAM１，２，３への書込み動作を
２回行なう必要があり、これにより表示速度に悪
影響を及ぼすといつた欠点を有していた。
のビデイオRAM３に以前から書込まれているデ
ートも同時に表示されてしまうからである。即
ち、ビデイオRAM１，２，３への書込み動作を
２回行なう必要があり、これにより表示速度に悪
影響を及ぼすといつた欠点を有していた。
本発明は上記欠点を解消すべく、データ書込み
が行なわれないビデイオRAMに対し、他のビデ
イオRAMに対するデータ書込み動作と同時にゼ
ロ書込みを可能にして性能の向上（表示速度の向
上）を図つたグラフイツクデイスプレイ装置の提
供することを目的とする。
が行なわれないビデイオRAMに対し、他のビデ
イオRAMに対するデータ書込み動作と同時にゼ
ロ書込みを可能にして性能の向上（表示速度の向
上）を図つたグラフイツクデイスプレイ装置の提
供することを目的とする。
本発明は、赤・緑・青用のビデイオRAMが上
位装置からイメージデータを受取り表示するもの
において、上記３面のビデイオRAMのうち、表
示データを書込むべきビデイオRAM面が指定さ
れるフラグと、このフラグ状態により表示データ
とゼロデータのうちいずれか一方を選択出力する
セレクタと、上記３面のビデイオRAMに対する
ゼロ書込みを有効あるいは無効にするフラグと、
これらフラグの状態により、任意のビデイオ
RAMに対し、データ書込み指示信号を送出せし
めるゲートとを持ち、データ書込みが行なわれな
いビデイオRAMに対し、他のビデイオRAMに
対する入力データの書込みと同時にゼロ書込みを
行なうカラーグラフイツクデイスプレイ装置に特
徴を持つ。このことより表示速度が向上する。
位装置からイメージデータを受取り表示するもの
において、上記３面のビデイオRAMのうち、表
示データを書込むべきビデイオRAM面が指定さ
れるフラグと、このフラグ状態により表示データ
とゼロデータのうちいずれか一方を選択出力する
セレクタと、上記３面のビデイオRAMに対する
ゼロ書込みを有効あるいは無効にするフラグと、
これらフラグの状態により、任意のビデイオ
RAMに対し、データ書込み指示信号を送出せし
めるゲートとを持ち、データ書込みが行なわれな
いビデイオRAMに対し、他のビデイオRAMに
対する入力データの書込みと同時にゼロ書込みを
行なうカラーグラフイツクデイスプレイ装置に特
徴を持つ。このことより表示速度が向上する。
〔発明の実施例〕
以下、第２図を使用して本発明に関し詳細に説
明する。
明する。
第２図は本発明の実施例を示すブロツク図であ
る。図において２１，２２，２３はそれぞれ赤・
緑・青の表示的に対応するビデイオRAMであ
る。これらビデイオRAM２１，２２，２３より
得られる表示データはそれぞれ並直列変換器２
４，２５，２６を介して図示されないカラーグラ
フイツクモニタへ供給される。上記ビデイオ
RAM２１，２２，２３はアドレス生成器２７に
よりアドレツシングされる。
る。図において２１，２２，２３はそれぞれ赤・
緑・青の表示的に対応するビデイオRAMであ
る。これらビデイオRAM２１，２２，２３より
得られる表示データはそれぞれ並直列変換器２
４，２５，２６を介して図示されないカラーグラ
フイツクモニタへ供給される。上記ビデイオ
RAM２１，２２，２３はアドレス生成器２７に
よりアドレツシングされる。
２８はフラグ回路である。フラグ（EE）２８
は上記ビデイオRAM２１，２２，２３に対する
ゼロデータの書込みを有効／無効することを表示
する。このフラグ（EE）２８は上位装置（図示
せず）によりセツト／リセツトされ、その出力は
オアゲート２９，３０，３１の一方の入力端子へ
供給される。３２，３３，３４もフラグ回路であ
る。フラグ（BE・GE・RE）３２，３３，３４
は上記ビデイオRAM２１，２２，２３への書込
み動作がどのビデイオRAMに対して行なわれる
かを表示するものであつて、各々がビデイオ
RAM２１，２２，２３に対応する。対応するフ
ラグが“１”であるビデイオRAMにはデータ書
込みが行なわれ、“０”であるビデイオRAMに
はデータ書込みは行なわれない。
は上記ビデイオRAM２１，２２，２３に対する
ゼロデータの書込みを有効／無効することを表示
する。このフラグ（EE）２８は上位装置（図示
せず）によりセツト／リセツトされ、その出力は
オアゲート２９，３０，３１の一方の入力端子へ
供給される。３２，３３，３４もフラグ回路であ
る。フラグ（BE・GE・RE）３２，３３，３４
は上記ビデイオRAM２１，２２，２３への書込
み動作がどのビデイオRAMに対して行なわれる
かを表示するものであつて、各々がビデイオ
RAM２１，２２，２３に対応する。対応するフ
ラグが“１”であるビデイオRAMにはデータ書
込みが行なわれ、“０”であるビデイオRAMに
はデータ書込みは行なわれない。
このフラグ回路３２，３３，３４出力はそれぞ
れオアゲート３１，３０，２９の他力の入力端子
へ供給されると共に、セレクタ３７，３６，３５
の選択入力端子に供給される。セレクタ３５，３
６，３７はビデイオRAM２１，２２，２３に対
する書込みデータ（WDAT）か、或いはダイレ
クト入力データであるゼロデータ“０”のいずれ
か一方を選択する回路であつて、上記フラグ回路
３２，３３，３４の状態により切換え制御され、
それぞれ対応するビデイオRAM２１，２２，２
３へ供給される。尚、上記オアゲート２９，３
０，３１出力はアンドゲート３８，３９，４０の
一方の入力端子へ供給される。アンドゲート３
８，３９，４０の他方の入力端子へは外部より書
込みパルス（WP）が共通に供給される。
れオアゲート３１，３０，２９の他力の入力端子
へ供給されると共に、セレクタ３７，３６，３５
の選択入力端子に供給される。セレクタ３５，３
６，３７はビデイオRAM２１，２２，２３に対
する書込みデータ（WDAT）か、或いはダイレ
クト入力データであるゼロデータ“０”のいずれ
か一方を選択する回路であつて、上記フラグ回路
３２，３３，３４の状態により切換え制御され、
それぞれ対応するビデイオRAM２１，２２，２
３へ供給される。尚、上記オアゲート２９，３
０，３１出力はアンドゲート３８，３９，４０の
一方の入力端子へ供給される。アンドゲート３
８，３９，４０の他方の入力端子へは外部より書
込みパルス（WP）が共通に供給される。
以下本発明の動作につき説明する。
フラグ回路（EE２８）が“０”状態のときは
第１図と同様“１”状態にあるフラグ回路
（BE・GE・RE）３２，３３，３４に対応するビ
デイオRAM２１，２２，２３にのみ書込みを行
ない、“０”であるフラグに対応するビデイオ
RAM２１，２２，２３には書込み動作は行なわ
れない。フラグ回路（EE２８）が“１”状態に
あると、ビデイオRAM２１，２２，２３に対す
る書込みパルス（WP）はフラグ回路（BE・
GE・RE）３２，３３，３４の状態に係わりなく
ビデオRAM２１，２２，２３に供給される。
第１図と同様“１”状態にあるフラグ回路
（BE・GE・RE）３２，３３，３４に対応するビ
デイオRAM２１，２２，２３にのみ書込みを行
ない、“０”であるフラグに対応するビデイオ
RAM２１，２２，２３には書込み動作は行なわ
れない。フラグ回路（EE２８）が“１”状態に
あると、ビデイオRAM２１，２２，２３に対す
る書込みパルス（WP）はフラグ回路（BE・
GE・RE）３２，３３，３４の状態に係わりなく
ビデオRAM２１，２２，２３に供給される。
又、ビデオRAM２１，２２，２３に対する入
力データは、“１”状態のフラグに対応するビデ
オRAMに対しては書込みデータが、“０”状態
のフラグに対応するビデオRAMに対してはゼロ
とされる。即ち、“１”状態のフラグに対応する
ビデオRAMにはデータが書込まれ、“０”状態
のフラグに対応するビデオRAMにはゼロが書込
まれる。
力データは、“１”状態のフラグに対応するビデ
オRAMに対しては書込みデータが、“０”状態
のフラグに対応するビデオRAMに対してはゼロ
とされる。即ち、“１”状態のフラグに対応する
ビデオRAMにはデータが書込まれ、“０”状態
のフラグに対応するビデオRAMにはゼロが書込
まれる。
フラグ（EE）２８の設けたのは、ケースによ
つて対象外のビデオRAM２１，２２，２３にゼ
ロの書きたくないことがあるためである。
つて対象外のビデオRAM２１，２２，２３にゼ
ロの書きたくないことがあるためである。
以上説明の如く本発明によれば、表示色及び表
示データ（イメージデータを含む）を変更する
際、一担ビデオRAMへのゼロ書込みを行ない、
次に表示データを書込むといつた２ステツプの動
作が不要となり、従つて表示速度を高速化するこ
とができる。
示データ（イメージデータを含む）を変更する
際、一担ビデオRAMへのゼロ書込みを行ない、
次に表示データを書込むといつた２ステツプの動
作が不要となり、従つて表示速度を高速化するこ
とができる。
第１図はカラーグラフイツクデイスプレイ装置
の従来構成を示すブロツク図、第２図は本発明の
実施例を示すブロツク図である。 ２１，２２，２３……ビデオRAM、２４，２
５，２６……並直列変換器、２７……アドレス生
成器、２８，３２，３３，３４……フラグ回路、
２９，３０，３１……オアゲート、３５，３６，
３７……セレクタ、３８，３９，４０……アンド
ゲート。
の従来構成を示すブロツク図、第２図は本発明の
実施例を示すブロツク図である。 ２１，２２，２３……ビデオRAM、２４，２
５，２６……並直列変換器、２７……アドレス生
成器、２８，３２，３３，３４……フラグ回路、
２９，３０，３１……オアゲート、３５，３６，
３７……セレクタ、３８，３９，４０……アンド
ゲート。
Claims (1)
- １ 赤・緑・青の各色に対応するデータが格納さ
れる３面のビデオRAMと、表示データを書込む
べき上記ビデオRAM面が設定される第１の回路
と、この回路状態により上記それぞれのビデオ
RAM面に対する入力データを切換えるセレクタ
と、上記第１の回路によらずいずれのビデオ
RAM面にもデータ書込みを行なわせしめる第２
の回路と、上記第１の回路と第２の回路状態とに
より任意のビデオRAM面に対し書込み指示信号
を送出する第３の回路とを具備することを特徴と
するカラーグラフイツクデイスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202277A JPS5991488A (ja) | 1982-11-18 | 1982-11-18 | カラ−グラフイツクデイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202277A JPS5991488A (ja) | 1982-11-18 | 1982-11-18 | カラ−グラフイツクデイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991488A JPS5991488A (ja) | 1984-05-26 |
| JPH0343632B2 true JPH0343632B2 (ja) | 1991-07-03 |
Family
ID=16454869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202277A Granted JPS5991488A (ja) | 1982-11-18 | 1982-11-18 | カラ−グラフイツクデイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991488A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
| DE3588174T2 (de) * | 1984-07-23 | 1998-06-10 | Texas Instruments Inc | Videosystem |
-
1982
- 1982-11-18 JP JP57202277A patent/JPS5991488A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5991488A (ja) | 1984-05-26 |
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