JPS61138294A - ビデオｒａｍアクセス制御方式 - Google Patents
ビデオｒａｍアクセス制御方式Info
- Publication number
- JPS61138294A JPS61138294A JP59260583A JP26058384A JPS61138294A JP S61138294 A JPS61138294 A JP S61138294A JP 59260583 A JP59260583 A JP 59260583A JP 26058384 A JP26058384 A JP 26058384A JP S61138294 A JPS61138294 A JP S61138294A
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- JP
- Japan
- Prior art keywords
- display
- contents
- address
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
コンピュータのディスプレイ装置にはＣＲＴディスプレ
イや液晶ディスプレイ等が使用されているが、両者は画
面の操作方法が異なっているため、従来技術では同一の
制御回路やビデオＲＡＭ （以下、ＶＲＡＭという）使
用することが出来ない。
イや液晶ディスプレイ等が使用されているが、両者は画
面の操作方法が異なっているため、従来技術では同一の
制御回路やビデオＲＡＭ （以下、ＶＲＡＭという）使
用することが出来ない。
一方、パーソナル・コンピュータ等はポータプル化、低
消費電力化が進行しており、従来のＣＲＴディスプレイ
以外にフラット・ディスプレイ （液晶ディスプレイ）
の接続の要望が高まっている。
消費電力化が進行しており、従来のＣＲＴディスプレイ
以外にフラット・ディスプレイ （液晶ディスプレイ）
の接続の要望が高まっている。
本発明は、上記の要望に応えるものであって、ＣＲＴデ
ィスプレイの表示用に使用されているＶＲＡＭと同一の
ＶＲＡＭを、画面走査方法が異なる他のディスプレイ
（例えば液晶ディスプレイ）で共用出来るようなビデオ
ＲＡＭアクセス制御方式を提供することを目的としてい
る。
ィスプレイの表示用に使用されているＶＲＡＭと同一の
ＶＲＡＭを、画面走査方法が異なる他のディスプレイ
（例えば液晶ディスプレイ）で共用出来るようなビデオ
ＲＡＭアクセス制御方式を提供することを目的としてい
る。
そしてそのため本発明のビデオＲＡＭアクセス制御方式
は、表示先頭番地がセットされるレジスタと、アドレス
・カウンタと、該アドレス・カウンタの内容をラッチす
るラッチと、上記アドレス・カウンタの内容に加算すべ
き加算値が設定される加算値設定回路と、上記アドレス
・カウンタの内容と上記加算値設定回路の出力する値と
を加算する加算器と、ビデオＲＡＭと、該ビデオＲＡＭ
における上記加算器の出力で指定されたアドレスの内容
を表示するディスプレイと、各種のタイミング信号を生
成するタイミング・ジェネレータとを具備し、且つ所定
のタイミング信号の値に応じて上記レジスタの内容を上
記アドレス・レジスタにロードしたり或いは上記ラッチ
の内容を上記アドレス・レジスタにロードしたりするこ
とが出来ると共に、他の所定のタイミング信号の値に応
じて上記加算値設定回路の内容を上記加算器に人力した
り或いはしなかったり出来るように構成されていること
を特徴とするものである。
は、表示先頭番地がセットされるレジスタと、アドレス
・カウンタと、該アドレス・カウンタの内容をラッチす
るラッチと、上記アドレス・カウンタの内容に加算すべ
き加算値が設定される加算値設定回路と、上記アドレス
・カウンタの内容と上記加算値設定回路の出力する値と
を加算する加算器と、ビデオＲＡＭと、該ビデオＲＡＭ
における上記加算器の出力で指定されたアドレスの内容
を表示するディスプレイと、各種のタイミング信号を生
成するタイミング・ジェネレータとを具備し、且つ所定
のタイミング信号の値に応じて上記レジスタの内容を上
記アドレス・レジスタにロードしたり或いは上記ラッチ
の内容を上記アドレス・レジスタにロードしたりするこ
とが出来ると共に、他の所定のタイミング信号の値に応
じて上記加算値設定回路の内容を上記加算器に人力した
り或いはしなかったり出来るように構成されていること
を特徴とするものである。
Ｃ発明の実施例〕
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例構成を示す図である。第１図において、
ｌはレジスタ、２はアドレス・カウンタ、３は加算器、
４は加算値設定回路、５はタイミング・ジェネレータ、
６はＶＲＡＭ、７はＣＲＴディスプレイ、８は液晶ディ
スプレイ、９はラッチをそれぞれ示している。第１図に
おいて、レジスタ１はディスプレイ７．８に表示するた
めのデータを保持するＶＲＡＭ６の表示先頭番地ＳＡを
設定するレジスタであり、プロセッサにより情報バスＡ
を介して値が設定される。レジスタ１の出力Ｂは画面表
示の先頭番地として、タイミング信号ａ、ｂによってＶ
ＲＡＭのアドレス・カウンタ２にセットされ、当富亥カ
ウンタ２は１語（１６ビツト）の表示間隔でタイミング
信号ａでカウント・アップされる。ＶＲＡＭ６は、ディ
スプレイ装置の画面上のドツトと１対１に対応した表示
データを保持するものである。ＶＲＡＭ６に与えられる
アドレスＥは上記カウンタ２の出力Ｃと加算値設定回路
４からの出力りを加算器３で加算した結果として得られ
、そのアドレスに対応したＶＲＡＭの出力がディスプレ
イ装置７．８上に表示される。また、カウンタ２の出力
Ｃはタイミング信号ａ、ｄでラッチ回路９にラッチされ
、タイミング信号Ｃ′で出力Ｆが発生すると同時にタイ
ミング信号Ｃ′とａによって再度カウンタ２にセットさ
れる。但し、このカウンタ２への再セットはディスプレ
イ選択信号ｅが論理「１」の時のみ有効である。また、
予め加算器設定回路４には情報バスＡを介してプロセッ
サより加算値が設定されており、タイミング信号ｆがタ
イミング・ジェネレータ５から出力される度にバスＤ上
に出力される。但し、この出力についてもディスプレイ
選択信号ｅが論理「１」のときのみ有効である。なお、
前記タイミング信号ａ、ｂ、ｃ （或いはＣ′）。
発明の１実施例構成を示す図である。第１図において、
ｌはレジスタ、２はアドレス・カウンタ、３は加算器、
４は加算値設定回路、５はタイミング・ジェネレータ、
６はＶＲＡＭ、７はＣＲＴディスプレイ、８は液晶ディ
スプレイ、９はラッチをそれぞれ示している。第１図に
おいて、レジスタ１はディスプレイ７．８に表示するた
めのデータを保持するＶＲＡＭ６の表示先頭番地ＳＡを
設定するレジスタであり、プロセッサにより情報バスＡ
を介して値が設定される。レジスタ１の出力Ｂは画面表
示の先頭番地として、タイミング信号ａ、ｂによってＶ
ＲＡＭのアドレス・カウンタ２にセットされ、当富亥カ
ウンタ２は１語（１６ビツト）の表示間隔でタイミング
信号ａでカウント・アップされる。ＶＲＡＭ６は、ディ
スプレイ装置の画面上のドツトと１対１に対応した表示
データを保持するものである。ＶＲＡＭ６に与えられる
アドレスＥは上記カウンタ２の出力Ｃと加算値設定回路
４からの出力りを加算器３で加算した結果として得られ
、そのアドレスに対応したＶＲＡＭの出力がディスプレ
イ装置７．８上に表示される。また、カウンタ２の出力
Ｃはタイミング信号ａ、ｄでラッチ回路９にラッチされ
、タイミング信号Ｃ′で出力Ｆが発生すると同時にタイ
ミング信号Ｃ′とａによって再度カウンタ２にセットさ
れる。但し、このカウンタ２への再セットはディスプレ
イ選択信号ｅが論理「１」の時のみ有効である。また、
予め加算器設定回路４には情報バスＡを介してプロセッ
サより加算値が設定されており、タイミング信号ｆがタ
イミング・ジェネレータ５から出力される度にバスＤ上
に出力される。但し、この出力についてもディスプレイ
選択信号ｅが論理「１」のときのみ有効である。なお、
前記タイミング信号ａ、ｂ、ｃ （或いはＣ′）。
ｄ、ｆは何れもタイミング・ジェネレータ５によって作
成される。また、ＬＤはロード端子、ＧＫはクロック端
子、ＯＥはアウト・イネーブル端子をそれぞれ示してい
る。
成される。また、ＬＤはロード端子、ＧＫはクロック端
子、ＯＥはアウト・イネーブル端子をそれぞれ示してい
る。
説明を判り易くするために、１例として画面分割の必要
のないディスプレイ装置の例としてＣＲＴディスプレイ
、画面分割の必要のあるディスプレイ装置の例として液
晶ディスプレイを考え、何れも６４０ Ｘ２００ ドツ
トのドツト構成を持つものとする。この時のＶＲＡＭと
画面の対応を第２図及び第３図に示す。
のないディスプレイ装置の例としてＣＲＴディスプレイ
、画面分割の必要のあるディスプレイ装置の例として液
晶ディスプレイを考え、何れも６４０ Ｘ２００ ドツ
トのドツト構成を持つものとする。この時のＶＲＡＭと
画面の対応を第２図及び第３図に示す。
第２図の符号６はＶＲＡＭを示し、第１図のレジスタ１
に表示先頭番地ＳＡがセットされると、６４０ Ｘ２０
０ ドツト＝ ８０００語（１語は１６ドツト）に相
当する領域６ａが指定される。領域６ａの表示先頭番地
ＳＡからＳ＾＋７９９９までのアドレスの内容は第３図
の画面上では横４０語、′４？１２００行の表示に対応
する。ＣＲＴディスプレイ７の場合はＳＡから順番にＳ
Ａ ＋ ７９９９までの内容が表示される。
に表示先頭番地ＳＡがセットされると、６４０ Ｘ２０
０ ドツト＝ ８０００語（１語は１６ドツト）に相
当する領域６ａが指定される。領域６ａの表示先頭番地
ＳＡからＳ＾＋７９９９までのアドレスの内容は第３図
の画面上では横４０語、′４？１２００行の表示に対応
する。ＣＲＴディスプレイ７の場合はＳＡから順番にＳ
Ａ ＋ ７９９９までの内容が表示される。
一方、液晶ディスプレイ８についての走査方法は各種あ
るが、１例として上下に分割されており、１行毎に上下
の画面が表示されるものとする。即ち、ＳＡ〜ＳＡ＋３
９の次にＳＡ ＋ ４０００〜ＳＡ ＋ ４０３９が表
示れ、さらにＳＡ＋４０〜ＳＡ＋７９の順に表示される
。
るが、１例として上下に分割されており、１行毎に上下
の画面が表示されるものとする。即ち、ＳＡ〜ＳＡ＋３
９の次にＳＡ ＋ ４０００〜ＳＡ ＋ ４０３９が表
示れ、さらにＳＡ＋４０〜ＳＡ＋７９の順に表示される
。
第４図は本発明の実施例のタイミングを示す図である。
ａはタイミング・クロックであり、ｂは画面表示を開始
する度に出力されるタイミング信号でカウンタ２にＳＡ
をセットする。一方、タイミング信号ｄが出力されてい
る間のクロックａによってラッチ９にＳＡがセットされ
る。カウンタ２の出力はクロックａによってＳＡ＋１．
・・・ＳＡ＋３９まで歩進するが、タイミング信号Ｃが
出力されている間のクロックａによってラッチ出力Ｆが
カウンタ２にセットされ、再びＳＡ、ＳＡ＋１．・・・
Ｓ＾＋７９まで歩進する。カウンタ２の出力がＳＡ ＋
４０の時にタイミング信号ｄが出力れ、ラッチ９にＳ
Ａ ＋ ４０がセットされるので再びカウンタ２にＳＡ
＋ ４０がセットされる。タイミング信号ｆが論理「
１」の時に加算値４０００ 、、が加算器３に入力され
るので、加算器３の出力ＥはＳ＾〜ＳＡ＋３９． ＳＡ
＋４０００〜ＳＡ＋４０３９゜３八十４０〜ＳＡ÷７９
・・・となり、１行、１０１行、２行。
する度に出力されるタイミング信号でカウンタ２にＳＡ
をセットする。一方、タイミング信号ｄが出力されてい
る間のクロックａによってラッチ９にＳＡがセットされ
る。カウンタ２の出力はクロックａによってＳＡ＋１．
・・・ＳＡ＋３９まで歩進するが、タイミング信号Ｃが
出力されている間のクロックａによってラッチ出力Ｆが
カウンタ２にセットされ、再びＳＡ、ＳＡ＋１．・・・
Ｓ＾＋７９まで歩進する。カウンタ２の出力がＳＡ ＋
４０の時にタイミング信号ｄが出力れ、ラッチ９にＳ
Ａ ＋ ４０がセットされるので再びカウンタ２にＳＡ
＋ ４０がセットされる。タイミング信号ｆが論理「
１」の時に加算値４０００ 、、が加算器３に入力され
るので、加算器３の出力ＥはＳ＾〜ＳＡ＋３９． ＳＡ
＋４０００〜ＳＡ＋４０３９゜３八十４０〜ＳＡ÷７９
・・・となり、１行、１０１行、２行。
１０２行の順に画面表示される。一方、ディスプレイ選
択信号ｅを論理ｒＯＪとすると、タイミング信号Ｃが出
力されないので、カウンタ２のタイミング信号Ｃによる
再セントは行われず、また加算値は常に０なので、ＶＲ
ＡＭから１行から２００行まで順番に出力される。これ
によりＣＲＴディスプレイ７の表示が可能となる。なお
、本実施例では１行４０行を例にとったが、任意の語数
についても実現可能であり、従って２分割に限らず複数
分割（上下、左右も含む）のディスプレイについても同
様に適用可能である。また、加算値を変更することによ
って、ドツト構成の異なるディスプレイについても適用
可能である。
択信号ｅを論理ｒＯＪとすると、タイミング信号Ｃが出
力されないので、カウンタ２のタイミング信号Ｃによる
再セントは行われず、また加算値は常に０なので、ＶＲ
ＡＭから１行から２００行まで順番に出力される。これ
によりＣＲＴディスプレイ７の表示が可能となる。なお
、本実施例では１行４０行を例にとったが、任意の語数
についても実現可能であり、従って２分割に限らず複数
分割（上下、左右も含む）のディスプレイについても同
様に適用可能である。また、加算値を変更することによ
って、ドツト構成の異なるディスプレイについても適用
可能である。
以上の説明からあきらかなように、本発明によれば、Ｃ
ＲＴディスフルイのような画面分割の必要のないディス
プレイと液晶ディスプレイのような画面分割の必要のあ
るディスプレイを共通ＶＲＡＭを使用して表示すること
が可能となり、用途に応じたディスプレイの選択が容易
に且つ経済的に実現することが出来る。
ＲＴディスフルイのような画面分割の必要のないディス
プレイと液晶ディスプレイのような画面分割の必要のあ
るディスプレイを共通ＶＲＡＭを使用して表示すること
が可能となり、用途に応じたディスプレイの選択が容易
に且つ経済的に実現することが出来る。
第１図は本発明の１実施例構成を示す図、第２図及び第
３図はＶＲＡＭと画面の対応を示す図、第４図は本発明
の実施例のタイミングを示す図である。 １・・・レジスタ、２・・・アドレス・カウンタ、３・
・・加算器、４・・・加算値設定回路、５・・・タイミ
ング・ジェネレータ、６・・・ＶＲＡＭ、７・・・ＣＲ
Ｔディスプレイ、８・・・液晶ディスプレイ、９・・・
ラッチ。
３図はＶＲＡＭと画面の対応を示す図、第４図は本発明
の実施例のタイミングを示す図である。 １・・・レジスタ、２・・・アドレス・カウンタ、３・
・・加算器、４・・・加算値設定回路、５・・・タイミ
ング・ジェネレータ、６・・・ＶＲＡＭ、７・・・ＣＲ
Ｔディスプレイ、８・・・液晶ディスプレイ、９・・・
ラッチ。
Claims (1)
- 表示先頭番地がセットされるレジスタと、アドレス・カ
ウンタと、該アドレス・カウンタの内容をラッチするラ
ッチと、上記アドレス・カウンタの内容に加算すべき加
算値が設定される加算値設定回路と、上記アドレス・カ
ウンタの内容と上記加算値設定回路の出力する値とを加
算する加算器と、ビデオＲＡＭと、該ビデオＲＡＭにお
ける上記加算器の出力で指定されたアドレスの内容を表
示するディスプレイと、各種のタイミング信号を生成す
るタイミング・ジェネレータとを具備し、且つ所定のタ
イミング信号の値に応じて上記レジスタの内容を上記ア
ドレス・レジスタにロードしたり或いは上記ラッチの内
容を上記アドレス・レジスタにロードしたりすることが
出来ると共に、他の所定のタイミング信号の値に応じて
上記加算値設定回路の内容を上記加算器に入力したり或
いはしなかったり出来るように構成されていることを特
徴とするビデオＲＡＭアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260583A JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260583A JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61138294A true JPS61138294A (ja) | 1986-06-25 |
| JPH07104660B2 JPH07104660B2 (ja) | 1995-11-13 |
Family
ID=17349958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260583A Expired - Lifetime JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104660B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368895A (ja) * | 1986-09-10 | 1988-03-28 | セイコーインスツルメンツ株式会社 | 平面型表示装置のインタ−フエ−ス回路 |
| JPS6451990U (ja) * | 1987-09-29 | 1989-03-30 |
-
1984
- 1984-12-10 JP JP59260583A patent/JPH07104660B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368895A (ja) * | 1986-09-10 | 1988-03-28 | セイコーインスツルメンツ株式会社 | 平面型表示装置のインタ−フエ−ス回路 |
| JPS6451990U (ja) * | 1987-09-29 | 1989-03-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104660B2 (ja) | 1995-11-13 |
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