JPS6145278A - 表示制御方式 - Google Patents
表示制御方式Info
- Publication number
- JPS6145278A JPS6145278A JP59166798A JP16679884A JPS6145278A JP S6145278 A JPS6145278 A JP S6145278A JP 59166798 A JP59166798 A JP 59166798A JP 16679884 A JP16679884 A JP 16679884A JP S6145278 A JPS6145278 A JP S6145278A
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- JP
- Japan
- Prior art keywords
- memory
- bitmap
- output
- display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示制御方式、特に電源投入時等のシステムイ
ニシャライズ中の表示の改善を図った表示制御方式に関
する。
ニシャライズ中の表示の改善を図った表示制御方式に関
する。
表示装置には、文字1図形等のパターンをすべてビット
マツプメモリに展開させて表示する形式のものがある。
マツプメモリに展開させて表示する形式のものがある。
この種の装置のビットマツプメモリは電源投入時等にシ
ステムイニシャライズされた後に表示したいパターンを
その中に展開させる必要性がある。
ステムイニシャライズされた後に表示したいパターンを
その中に展開させる必要性がある。
そして、上述のようなイニシャライズ中においても、そ
の旨を画面に表示してオペレータ等に知らせることがシ
ステム運用上必要な事柄であり、それを為し得る手段が
比較的簡易に構成されることも又要請される。
の旨を画面に表示してオペレータ等に知らせることがシ
ステム運用上必要な事柄であり、それを為し得る手段が
比較的簡易に構成されることも又要請される。
従来におけるビットマツプメモリを用いた表示装置にお
いては、そのイニシャライズ中、その旨を画面に表示す
るために、ビットマツプメモリとは別個に、表示内容を
記憶する記憶領域を用意して上記表示に供する構成を採
っている。
いては、そのイニシャライズ中、その旨を画面に表示す
るために、ビットマツプメモリとは別個に、表示内容を
記憶する記憶領域を用意して上記表示に供する構成を採
っている。
そのため、表示装置に既に備わっている他のハードウェ
アの有効利用には何らの配慮も為されず、徒らに各機能
を生じさせるためのハードウェア及びその制御手段を設
けることに開発努力が払われている結果となっていた。
アの有効利用には何らの配慮も為されず、徒らに各機能
を生じさせるためのハードウェア及びその制御手段を設
けることに開発努力が払われている結果となっていた。
本発明は上記問題点を解決し得る表示制御方式を提供す
るもので、その手段はビットマツプメモリ及びアトリビ
ュートメモリを有して表示を行なう表示装置において、
ビットマツプビデオ禁止フラグと、該ビットマツプビデ
オ禁止フラグのセット状態に応じて前記ビットマツプメ
モリの出力を制御する出力手段と、該出力手段の出力と
前記アトリビュートメモリの出力とを合成して表示器に
供給する手段とを備えて構成したものである。
るもので、その手段はビットマツプメモリ及びアトリビ
ュートメモリを有して表示を行なう表示装置において、
ビットマツプビデオ禁止フラグと、該ビットマツプビデ
オ禁止フラグのセット状態に応じて前記ビットマツプメ
モリの出力を制御する出力手段と、該出力手段の出力と
前記アトリビュートメモリの出力とを合成して表示器に
供給する手段とを備えて構成したものである。
本発明方式によれば、電源投入時等のシステムイニシャ
ライズ中ビットマツプメモリの出力がビットマツプビデ
オ禁止信号によって出力されず、アトリビュートメモリ
の出力だけがCRT等の表示器に供給表示され、これに
より目下システムイニシャライズ等にある旨が表示器に
表示されるから、そのような表示に特別のハードウェア
を設けることなく、既存のハードウェアに潜在的に備わ
った機能を有効に活用して上述表示を行なうことができ
る。
ライズ中ビットマツプメモリの出力がビットマツプビデ
オ禁止信号によって出力されず、アトリビュートメモリ
の出力だけがCRT等の表示器に供給表示され、これに
より目下システムイニシャライズ等にある旨が表示器に
表示されるから、そのような表示に特別のハードウェア
を設けることなく、既存のハードウェアに潜在的に備わ
った機能を有効に活用して上述表示を行なうことができ
る。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
添付図面は本発明の一実施例を示す。この図において、
1はマイクロプロセッサユニット(以下、MPUと略称
する。)で、このMPUはメモリ2に格納されてシステ
ム全体を制御するプログラムをコントロールバス3を介
して読み出し、そのプログラムを実行するものである。
1はマイクロプロセッサユニット(以下、MPUと略称
する。)で、このMPUはメモリ2に格納されてシステ
ム全体を制御するプログラムをコントロールバス3を介
して読み出し、そのプログラムを実行するものである。
コントロールバス3には、アトリビュートメモリ4.バ
スアダプタ5.外部記憶装置となるフロッピーディスク
6が接続されている。アトリビュートメモリ4は後述す
るCRTディスプレイ装置14の画面上にn×nドツト
単位で、高輝度化、リバース、ブリンク等の各制御に供
されるデータを格納するメモリで、MPUIによってそ
の内容が読み書きされる。
スアダプタ5.外部記憶装置となるフロッピーディスク
6が接続されている。アトリビュートメモリ4は後述す
るCRTディスプレイ装置14の画面上にn×nドツト
単位で、高輝度化、リバース、ブリンク等の各制御に供
されるデータを格納するメモリで、MPUIによってそ
の内容が読み書きされる。
バスアダプタ5はMPUIからの制御の下に論理メモリ
空間7の内容をデータ転送用ローカルバス8を介してビ
ットマツプメモリ9に書き込み、又必要に応じてメモリ
9の内容を論理メモリ空間7に読み出しその内容のハー
ドコピー化等のための制御を行なうものである。
空間7の内容をデータ転送用ローカルバス8を介してビ
ットマツプメモリ9に書き込み、又必要に応じてメモリ
9の内容を論理メモリ空間7に読み出しその内容のハー
ドコピー化等のための制御を行なうものである。
ビットマツプメモリ9及びアトリビュートメモIJ 4
には、CRTディスプレイ装置14に一画面ずつリフレ
ッシュを生じさせるためのリフレッシュアドレスを供給
するバス10が接続されている。
には、CRTディスプレイ装置14に一画面ずつリフレ
ッシュを生じさせるためのリフレッシュアドレスを供給
するバス10が接続されている。
ビットマツプメモリの出力はアンドゲート11の一方の
入力に接続され、その他方の入力にはビットマツプビデ
オ禁止フラグのセット状態を転送して来る線12が接続
されている。ビットマツプビデオ禁止フラグはシステム
内のMPU、1によってアクセス可能な適所、例えばメ
モリ2に設けられる。アンドゲート11の出力及びアト
リビュートメモリ4の出力はドライバ13に接続されて
いる。ドライバ13の出力はCRTディスプレイ装置1
4に接続されている。
入力に接続され、その他方の入力にはビットマツプビデ
オ禁止フラグのセット状態を転送して来る線12が接続
されている。ビットマツプビデオ禁止フラグはシステム
内のMPU、1によってアクセス可能な適所、例えばメ
モリ2に設けられる。アンドゲート11の出力及びアト
リビュートメモリ4の出力はドライバ13に接続されて
いる。ドライバ13の出力はCRTディスプレイ装置1
4に接続されている。
上述のように構成されるシステムの動作を説明する。
電源が投入されてシステムが稼動状態に入り、メモリ2
からプログラムが読み出されてシステムイニシャライズ
が開始される。このシステムイニシャライズの開始時に
ビットマツプビデオ禁止フラグがセットされると共に、
MPUIの制御の下に動作されるバスアダプタ5によっ
て論理メモリ空間7.データ転送用ローカルバス8を介
してビットマツプメモリ9のイニシャライズが行なわれ
る。
からプログラムが読み出されてシステムイニシャライズ
が開始される。このシステムイニシャライズの開始時に
ビットマツプビデオ禁止フラグがセットされると共に、
MPUIの制御の下に動作されるバスアダプタ5によっ
て論理メモリ空間7.データ転送用ローカルバス8を介
してビットマツプメモリ9のイニシャライズが行なわれ
る。
又、アトリビュートメモリ4にはMPUIから所要のデ
ータが書き込まれる。
ータが書き込まれる。
そして、ピントマツプメモリ9及びアトリビュートメモ
リ4には、バス1oを介してリフレッシュアドレスが供
給される。
リ4には、バス1oを介してリフレッシュアドレスが供
給される。
かくして、ビットマツプメモリ9及びアトリビュートメ
モリ4から出力信号が発生されるが、ビットマツプメモ
リ9からのビデオ信号は線12上ノヒットマップビデオ
禁止信号によってアンドゲート11からは出力されない
が、アトリビュートメモリ4からの出力信号はドライバ
13を介してCRTディスプレイ装置14に表示されて
目下、システムイニシャライズ中にある旨をオペレータ
等に知らせる。
モリ4から出力信号が発生されるが、ビットマツプメモ
リ9からのビデオ信号は線12上ノヒットマップビデオ
禁止信号によってアンドゲート11からは出力されない
が、アトリビュートメモリ4からの出力信号はドライバ
13を介してCRTディスプレイ装置14に表示されて
目下、システムイニシャライズ中にある旨をオペレータ
等に知らせる。
このような機能はそのための特別のハードウェアを設け
ることなく、システムに既設のものであるアトリビュー
トメモリ4の有効利用を図って実現されるものである。
ることなく、システムに既設のものであるアトリビュー
トメモリ4の有効利用を図って実現されるものである。
又、上述の機能はデータ転送用ローカルバスに障害が発
生した場合にも上述と同様にしてビットマツプビデオ禁
止フラグをセットせしめることにより同等に生ぜしめら
れる。
生した場合にも上述と同様にしてビットマツプビデオ禁
止フラグをセットせしめることにより同等に生ぜしめら
れる。
なお、上記実施例においては、ビットマツプメモリ9の
出力ビデオ信号をビットマツプビデオ信号によりゲート
させないようにする例であったが、ビットマツプビデオ
禁止信号によりビットマツプメモリの読み出し部の機能
を喪失せしめるようにしてもよい。
出力ビデオ信号をビットマツプビデオ信号によりゲート
させないようにする例であったが、ビットマツプビデオ
禁止信号によりビットマツプメモリの読み出し部の機能
を喪失せしめるようにしてもよい。
以上説明したように、本発明によれば、■ハードウェア
の削減を図りつつ、 ■既存のハードウェアの有効利用の下にシステムイニシ
ャライズ等にある旨の表示を行ない得る、等の効果が得
られる。
の削減を図りつつ、 ■既存のハードウェアの有効利用の下にシステムイニシ
ャライズ等にある旨の表示を行ない得る、等の効果が得
られる。
添付図面は本発明の一実施例を示す図である。
図中、1はMPU、2はメモリ、3はコントロールバス
、5はバスアダプタ、7は論理メモリ空間、8はデータ
転送用ローカルバス、9はビットマツプメモリ、lOは
リフレッシュアドレスバス、11はアンドゲート、12
はビットマツプビデオ禁止フラグ信号線、13はドライ
バ、14はCRTディスプレイ装置である。 くi
、5はバスアダプタ、7は論理メモリ空間、8はデータ
転送用ローカルバス、9はビットマツプメモリ、lOは
リフレッシュアドレスバス、11はアンドゲート、12
はビットマツプビデオ禁止フラグ信号線、13はドライ
バ、14はCRTディスプレイ装置である。 くi
Claims (1)
- ビットマップメモリ及びアトリビュートメモリを有して
表示を行なう表示装置において、ビットマップビデオ禁
止フラグと、該ビットマップビデオ禁止フラグのセット
状態に応じて前記ビットマップメモリの出力を制御する
出力手段と、該出力手段の出力と前記アトリビュートメ
モリの出力とを合成して表示器に供給する手段とを備え
て構成したことを特徴とする表示制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166798A JPS6145278A (ja) | 1984-08-09 | 1984-08-09 | 表示制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166798A JPS6145278A (ja) | 1984-08-09 | 1984-08-09 | 表示制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6145278A true JPS6145278A (ja) | 1986-03-05 |
Family
ID=15837874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59166798A Pending JPS6145278A (ja) | 1984-08-09 | 1984-08-09 | 表示制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6145278A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7864842B2 (en) | 2004-11-09 | 2011-01-04 | Funai Electric Co., Ltd. | Television receiver integrated with recording and reproducing device |
US9475506B2 (en) | 2012-02-10 | 2016-10-25 | Nippon Sharyo, Ltd. | Rolling stock |
-
1984
- 1984-08-09 JP JP59166798A patent/JPS6145278A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7864842B2 (en) | 2004-11-09 | 2011-01-04 | Funai Electric Co., Ltd. | Television receiver integrated with recording and reproducing device |
US9475506B2 (en) | 2012-02-10 | 2016-10-25 | Nippon Sharyo, Ltd. | Rolling stock |
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