JPS61206048A - デ−タ処理システムの立上げ方式 - Google Patents
デ−タ処理システムの立上げ方式Info
- Publication number
- JPS61206048A JPS61206048A JP60047948A JP4794885A JPS61206048A JP S61206048 A JPS61206048 A JP S61206048A JP 60047948 A JP60047948 A JP 60047948A JP 4794885 A JP4794885 A JP 4794885A JP S61206048 A JPS61206048 A JP S61206048A
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- Japan
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- processor
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- bus
- processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は複数のプロセッサが共通バスを介してホストプ
ロセッサと接続されているとき、各プロセッサに設けた
状態チェック装置がシステム立上げ時に、各プロセッサ
をチェックし、若し不良であればシステムと接続されな
い状態とするシステムの立上げ方式である。
ロセッサと接続されているとき、各プロセッサに設けた
状態チェック装置がシステム立上げ時に、各プロセッサ
をチェックし、若し不良であればシステムと接続されな
い状態とするシステムの立上げ方式である。
［産業上の利用分野］ ′
本発明はプロセッサを使用するデータ処理システムにお
いて、電源を投入してシステムを立上げるとき、動作不
良のプロセッサを自動的に立上げないようにするシステ
ムの立上げ方式に関する。
いて、電源を投入してシステムを立上げるとき、動作不
良のプロセッサを自動的に立上げないようにするシステ
ムの立上げ方式に関する。
［従来の技術］
制御バス・アドレスバス・データバス・ステータスバス
で構成される共通バスを介して、複数のプロセッサがホ
ストプロセッサと接続され、各プロセッサ間においてデ
ータ処理を行うシステムは、基本的に周知である。この
とき、各プロセッサは動作チェックのため、前記共通バ
スのうちステータスバスとして、ワイアード論理接続の
ものを使用している。前記ホストプロセッサ側ではステ
ータスバスの状態をチェックするのみでシステムの状態
を容易に知ることができる。
で構成される共通バスを介して、複数のプロセッサがホ
ストプロセッサと接続され、各プロセッサ間においてデ
ータ処理を行うシステムは、基本的に周知である。この
とき、各プロセッサは動作チェックのため、前記共通バ
スのうちステータスバスとして、ワイアード論理接続の
ものを使用している。前記ホストプロセッサ側ではステ
ータスバスの状態をチェックするのみでシステムの状態
を容易に知ることができる。
［発明が解決しようとする問題点］
従来のシステムでは、前述のように接続したステータス
バスを使用しているため、ステータスバスをドライブす
るプロセッサの内１台でも故障したとき、その状態によ
ってはステータスバスをロックして仕舞うことが考えら
れる。この場合、そのプロセッサを人為的に切り離さな
い限り、他のプロセッサの状態は判断することができず
、システムとして所定の動作を直ぐ行うことができず、
通常はシステムダウン状態となる。ホストプロセッサと
接続されるプロセッサの数が多い程、ダウンする率が高
くなる欠点があった。
バスを使用しているため、ステータスバスをドライブす
るプロセッサの内１台でも故障したとき、その状態によ
ってはステータスバスをロックして仕舞うことが考えら
れる。この場合、そのプロセッサを人為的に切り離さな
い限り、他のプロセッサの状態は判断することができず
、システムとして所定の動作を直ぐ行うことができず、
通常はシステムダウン状態となる。ホストプロセッサと
接続されるプロセッサの数が多い程、ダウンする率が高
くなる欠点があった。
本発明の目的は前述の欠点を改善し、各プロセッサに動
作チェック装置とステータスバスとの接続切離し装置と
を具備させ、不良時にシステムから切分けられて、シス
テム全体が直ぐダウンすることを防止したシステム立上
げ方式を提供することにある。
作チェック装置とステータスバスとの接続切離し装置と
を具備させ、不良時にシステムから切分けられて、シス
テム全体が直ぐダウンすることを防止したシステム立上
げ方式を提供することにある。
［問題点を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて１０はホストプロセッサ、２１〜２４はホストプロ
セッサ１０と接続されるプロセッサで、第１プロセツサ
２１から第４プロセツサ２４まで図示しである。３０は
プロセッサ接続用の共通バスを示し、３１はアドレスバ
ス、３２はデータバス、３３はステータスバス、３４は
コントロールバスである。４１〜４４はシステム立上げ
時に自己状態をチェックし、５１〜５４に対し接続・切
断を制御する装置、５１〜５４はホストプロセッサとの
接続を断つ装置でチェック装置によるチェックの結果不
良であることと判ったとき動作するものを示す。
いて１０はホストプロセッサ、２１〜２４はホストプロ
セッサ１０と接続されるプロセッサで、第１プロセツサ
２１から第４プロセツサ２４まで図示しである。３０は
プロセッサ接続用の共通バスを示し、３１はアドレスバ
ス、３２はデータバス、３３はステータスバス、３４は
コントロールバスである。４１〜４４はシステム立上げ
時に自己状態をチェックし、５１〜５４に対し接続・切
断を制御する装置、５１〜５４はホストプロセッサとの
接続を断つ装置でチェック装置によるチェックの結果不
良であることと判ったとき動作するものを示す。
［作用］
システム立上げ時には予めプロセッサ２１〜２４につい
て、その電源の投入が個別になされ各プロセッサの自己
状態をチェックする装置４１〜４４がパワーオンリセッ
ト状態となるものとする。その後ホストプロセッサ１０
は予定時刻に各プロセンサに対し順次にアドレスバス３
１を介しアドレスを、コントロールバス３４を介して、
チェック開始割込信号を送出する。各プロセッサが自己
診断し、或いはホストプロセッサからの書込み・読出し
により、異常のあることが判ったときプロセッサ自らの
制御により、或いは、コントロールバス３４を介してス
テータスバス３３を切離しさせる信号を送出し、接続を
断つ装置５１などを動作させ、ステータスバス３３とプ
ロセッサ間の接続を断つようにする。
て、その電源の投入が個別になされ各プロセッサの自己
状態をチェックする装置４１〜４４がパワーオンリセッ
ト状態となるものとする。その後ホストプロセッサ１０
は予定時刻に各プロセンサに対し順次にアドレスバス３
１を介しアドレスを、コントロールバス３４を介して、
チェック開始割込信号を送出する。各プロセッサが自己
診断し、或いはホストプロセッサからの書込み・読出し
により、異常のあることが判ったときプロセッサ自らの
制御により、或いは、コントロールバス３４を介してス
テータスバス３３を切離しさせる信号を送出し、接続を
断つ装置５１などを動作させ、ステータスバス３３とプ
ロセッサ間の接続を断つようにする。
［実施例］
第２図は本発明の実施例として第１図中の４１゜５１０
部分を詳細に示す図である。第２図において３４−１は
チェック開始割込線でコントロールバスの−Ｍ、３４−
２は切離命令線でコントロールバスの−Ｍ、 ３４−３
はリセット線でコントロールバスの一種、４１はシステ
ム立上げ時に自己状態のチェックにより制御される装置
、５１はホストプロセッサとの接続を断つ装置、６０は
システム立上げ時に電源投入がされたことを検知し所定
の直流電圧を発生する電圧源、６１，６２．６３はＤ型
フリップフロップ、６４はワイアード論理素子、７５は
トライステート素子、７０はアドレスデコーダ、？１，
７２，７３．７４は論理演算回路、８０はステータスコ
ントロール書込みパルス線 ＷＲＣＴＲＬ。
部分を詳細に示す図である。第２図において３４−１は
チェック開始割込線でコントロールバスの−Ｍ、３４−
２は切離命令線でコントロールバスの−Ｍ、 ３４−３
はリセット線でコントロールバスの一種、４１はシステ
ム立上げ時に自己状態のチェックにより制御される装置
、５１はホストプロセッサとの接続を断つ装置、６０は
システム立上げ時に電源投入がされたことを検知し所定
の直流電圧を発生する電圧源、６１，６２．６３はＤ型
フリップフロップ、６４はワイアード論理素子、７５は
トライステート素子、７０はアドレスデコーダ、？１，
７２，７３．７４は論理演算回路、８０はステータスコ
ントロール書込みパルス線 ＷＲＣＴＲＬ。
８１はデータ読出し・書込み線Ｄｉ、８２はステータス
書込みパルス線ＷＲ５ＴＴＳ、８３はステータス読出し
パルス線ＲＤＳＴＴＳを示す。
書込みパルス線ＷＲ５ＴＴＳ、８３はステータス読出し
パルス線ＲＤＳＴＴＳを示す。
フリップフロップ６３、ワイアード論理素子６４とステ
ータスバス３３はシステムで必要なビット数だけ準備す
るものであるが、本発明の実施例第２１！ｌはその内１
ビットに対するもののみを画いである。
ータスバス３３はシステムで必要なビット数だけ準備す
るものであるが、本発明の実施例第２１！ｌはその内１
ビットに対するもののみを画いである。
電源投入時に電圧源６０が動作しフリップフロップ６１
ＦＦ１ａをクリアＣＬＲ，フリフプフロップ６２ＦＦｌ
ｂをプリセーｚトＰＲ，フリップフロップ６３ＦＦ２を
クリアＣＬＲする。フリップフロップ６２がプリセット
され、出力Ｑが＠０”のためステータスバス３３はオー
プン状態となっている。このとき、第２図には図示しな
いホストプロセフすからアドレスバス３１を介してプロ
セッサ２１のアドレスをのせ、アドレスデコーダ７０で
デコードし、論理演算回路７１の一方の端子に印加する
。チェック開始割込線３４−１により論理演算回路７１
の他方の端子に印加し、当該プロセッサに割込みをかけ
る。そのため図の左方に図示しないプロセッサ２１があ
って、それがチェックシーケンスに入る。
ＦＦ１ａをクリアＣＬＲ，フリフプフロップ６２ＦＦｌ
ｂをプリセーｚトＰＲ，フリップフロップ６３ＦＦ２を
クリアＣＬＲする。フリップフロップ６２がプリセット
され、出力Ｑが＠０”のためステータスバス３３はオー
プン状態となっている。このとき、第２図には図示しな
いホストプロセフすからアドレスバス３１を介してプロ
セッサ２１のアドレスをのせ、アドレスデコーダ７０で
デコードし、論理演算回路７１の一方の端子に印加する
。チェック開始割込線３４−１により論理演算回路７１
の他方の端子に印加し、当該プロセッサに割込みをかけ
る。そのため図の左方に図示しないプロセッサ２１があ
って、それがチェックシーケンスに入る。
その時プロセッサはステータスレジスタ以外のチェック
を行い、エラーがなければステータスレジスタのチェッ
クを行うために、フリップフロツブ６２ＦＦｌｂに対し
ステータスコントロール書込みパルス線８０を介して書
込み信号ＷＲＣＴＲＬとして０”を書込む。そのためフ
リップフロラ１６２ＦＦｌｂのＱ出力が１１″となり、
トライステート素子６４が導通状態に移されるから、ス
テータスレジスタであるフリップフロップ６３ＦＦ２の
Ｑ出力がステータスバス３３ＳＴｉに導通する。したが
ってフリップフロップ６３ＦＦ２をステータス書込みパ
ルス線８２ＷＲＳＴＴＳにより予定パターンに書込み、
ステータスバス３３を介してホストプロセッサにより読
出し、チェックを行うか、或いはトライステート素子７
５を介して自己で読出し、フリップフロップ６３のチェ
ックを行う。当該プロセッサにおいて動作不良があると
判断したとき、プロセッサは書込パルス線８０に次の１
個のパルスを印加し接続断装置５１を切離す。
を行い、エラーがなければステータスレジスタのチェッ
クを行うために、フリップフロツブ６２ＦＦｌｂに対し
ステータスコントロール書込みパルス線８０を介して書
込み信号ＷＲＣＴＲＬとして０”を書込む。そのためフ
リップフロラ１６２ＦＦｌｂのＱ出力が１１″となり、
トライステート素子６４が導通状態に移されるから、ス
テータスレジスタであるフリップフロップ６３ＦＦ２の
Ｑ出力がステータスバス３３ＳＴｉに導通する。したが
ってフリップフロップ６３ＦＦ２をステータス書込みパ
ルス線８２ＷＲＳＴＴＳにより予定パターンに書込み、
ステータスバス３３を介してホストプロセッサにより読
出し、チェックを行うか、或いはトライステート素子７
５を介して自己で読出し、フリップフロップ６３のチェ
ックを行う。当該プロセッサにおいて動作不良があると
判断したとき、プロセッサは書込パルス線８０に次の１
個のパルスを印加し接続断装置５１を切離す。
この動作状態チェックのときフリップフロップ６３ Ｆ
Ｆ２に書込むパターンとしてプロセッサ内のメモリテス
トや他のポートチェックを含めたチェックを行い、その
情報を利用することが好適である。
Ｆ２に書込むパターンとしてプロセッサ内のメモリテス
トや他のポートチェックを含めたチェックを行い、その
情報を利用することが好適である。
即ちチェックすべきプロセッサが自己状態を適宜チェッ
クした結果の情報を、フリップフロップ６３の列に書込
むことまで異常がなければ、ホストプロセッサが読取リ
チェックすることが処理上極めて有効となるからである
。
クした結果の情報を、フリップフロップ６３の列に書込
むことまで異常がなければ、ホストプロセッサが読取リ
チェックすることが処理上極めて有効となるからである
。
ホストプロセッサがステータスバスの情報を判断し、プ
ロセッサ２１の動作は良好と認めれば、プロセッサ２Ｉ
についてのチェックを終了し、次のプロセッサについて
アドレスを指定し、同様なチェックシーケンスに入る。
ロセッサ２１の動作は良好と認めれば、プロセッサ２Ｉ
についてのチェックを終了し、次のプロセッサについて
アドレスを指定し、同様なチェックシーケンスに入る。
各プロセッサは自己のチェックが終了し他のプロセッサ
のチェックに移った時、プロセッサはフリップフロンプ
ロ３ＦＦ２に対し、′１”を書込むことでワイアード論
理素子６４の出力を「オーブン状態」としておく、ホス
トプロセッサはチェック開始信号を与えてから適当な時
間経過後も、「良好」のステータスが返ってこないか、
ステータス自身のチェックに異常が認められた場合は、
そのプロセッサに対し切離命令線３４−２を一時的に
“０″に落とし、論理演算回路？２．７３、フリップフ
ロップ６１，６２、ワイアード論理素子６４を介し゛て
ステータスバス３３から、フリップフロップ６３を切離
す、またそのプロセッサを切離したか否かという情報を
ホストプロセッサが持っておく。
・総てのプロセッサのチェックが終了した後、リセット
線３４−３を使用してシステムの動作立上げを行う。し
かし前のチェックで不良と判断されたプロセッサは、ス
テータスバスが切離されているため、このプロセッサが
ステータスバスに不当な情報を載せることはなく、シス
テムダウンを引き起こすこともない。
のチェックに移った時、プロセッサはフリップフロンプ
ロ３ＦＦ２に対し、′１”を書込むことでワイアード論
理素子６４の出力を「オーブン状態」としておく、ホス
トプロセッサはチェック開始信号を与えてから適当な時
間経過後も、「良好」のステータスが返ってこないか、
ステータス自身のチェックに異常が認められた場合は、
そのプロセッサに対し切離命令線３４−２を一時的に
“０″に落とし、論理演算回路？２．７３、フリップフ
ロップ６１，６２、ワイアード論理素子６４を介し゛て
ステータスバス３３から、フリップフロップ６３を切離
す、またそのプロセッサを切離したか否かという情報を
ホストプロセッサが持っておく。
・総てのプロセッサのチェックが終了した後、リセット
線３４−３を使用してシステムの動作立上げを行う。し
かし前のチェックで不良と判断されたプロセッサは、ス
テータスバスが切離されているため、このプロセッサが
ステータスバスに不当な情報を載せることはなく、シス
テムダウンを引き起こすこともない。
ホストプロセッサは各プロセッサの良・不良について知
っているので、以後の各プロセッサの処理動作のふるい
分けが容易で、システム構成を最も有効な状態とするこ
とができる。
っているので、以後の各プロセッサの処理動作のふるい
分けが容易で、システム構成を最も有効な状態とするこ
とができる。
第２図についての説明は、プロセッサ数が４台であった
が、これより多くても勿論差支えない。またプロセッサ
の指定にアドレスバスを用いたが、特一定゛のシーケン
スにより順番に各プロセッサがアドレスされて行く′よ
うなものであっても良い、更に初期化は電源投入後１回
のみ行うように説明したが、これに限らず、立上げモー
ドを選択するような信号線を別に設け、これにより選択
する形式を採用することができる。
が、これより多くても勿論差支えない。またプロセッサ
の指定にアドレスバスを用いたが、特一定゛のシーケン
スにより順番に各プロセッサがアドレスされて行く′よ
うなものであっても良い、更に初期化は電源投入後１回
のみ行うように説明したが、これに限らず、立上げモー
ドを選択するような信号線を別に設け、これにより選択
する形式を採用することができる。
またここではステータスバスの切断について説明を行っ
たが、データバス等の信号線の切断にも同様な技術を採
用することができる。
たが、データバス等の信号線の切断にも同様な技術を採
用することができる。
■発明の効果］
このようにして本発明によると、システムの立上げ時に
プロセッサの動作チェックが自動的になされ、不良物を
システムから切離すことも容易になる。
プロセッサの動作チェックが自動的になされ、不良物を
システムから切離すことも容易になる。
第１図は本発明の本発明の原理構成を示す図、第２図は
本発明の実施例を示す図である。 １０−・ホストプロセッサ ２１〜２４−・・プロセッサ ３０・−共通バス ３１−・−・アドレスバス ３２−・−・データバス
３３・−・ステータスバス ３４−・−・コントロール
バス４１〜４４・−自己状態をチェックする装置５１〜
５４・−・ホストプロセッサとの接続を断つ装置
本発明の実施例を示す図である。 １０−・ホストプロセッサ ２１〜２４−・・プロセッサ ３０・−共通バス ３１−・−・アドレスバス ３２−・−・データバス
３３・−・ステータスバス ３４−・−・コントロール
バス４１〜４４・−自己状態をチェックする装置５１〜
５４・−・ホストプロセッサとの接続を断つ装置
Claims (1)
- 【特許請求の範囲】 複数のプロセッサ（２１）〜（２４）が共通バス（３０
）を介してホストプロセッサ（１０）と接続されるデー
タ処理システムにおいて、 各プロセッサはシステム立上げ時に自己状態をチェック
する装置（４１）と、不良の時ホストプロセッサとの接
続を断つ装置（５１）とを具備し、ホストプロセッサは
システム立上げ時に各プロセッサに対し順次に状態チェ
ックを実行させる装置を具備し、 システム立上げ時にホスト又は各プロセッサの診断によ
り、各プロセッサのうち不良物が自動的にホストプロセ
ッサとの接続を断たれること を特徴とするデータ処理システムの立上げ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047948A JPS61206048A (ja) | 1985-03-11 | 1985-03-11 | デ−タ処理システムの立上げ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047948A JPS61206048A (ja) | 1985-03-11 | 1985-03-11 | デ−タ処理システムの立上げ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206048A true JPS61206048A (ja) | 1986-09-12 |
Family
ID=12789585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047948A Pending JPS61206048A (ja) | 1985-03-11 | 1985-03-11 | デ−タ処理システムの立上げ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03255541A (ja) * | 1990-03-06 | 1991-11-14 | Toshiba Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139861A (en) * | 1981-02-25 | 1982-08-30 | Nissan Motor Co Ltd | Multicomputer system |
-
1985
- 1985-03-11 JP JP60047948A patent/JPS61206048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139861A (en) * | 1981-02-25 | 1982-08-30 | Nissan Motor Co Ltd | Multicomputer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03255541A (ja) * | 1990-03-06 | 1991-11-14 | Toshiba Corp | 情報処理装置 |
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