JPS61175995A - プリチヤ−ジ・クロツク信号発生回路 - Google Patents
プリチヤ−ジ・クロツク信号発生回路Info
- Publication number
- JPS61175995A JPS61175995A JP60201902A JP20190285A JPS61175995A JP S61175995 A JPS61175995 A JP S61175995A JP 60201902 A JP60201902 A JP 60201902A JP 20190285 A JP20190285 A JP 20190285A JP S61175995 A JPS61175995 A JP S61175995A
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- precharge
- signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はプリチャージ回路に関し、更に詳細には、立下
り縁検出回路を用いてプリチャージ信号を発生する自己
タイミング制御式のプリチャージ回路に関する。
り縁検出回路を用いてプリチャージ信号を発生する自己
タイミング制御式のプリチャージ回路に関する。
Ｂ、開示の概要
メモリ・アレイのための自己タイミング制御プリチャー
ジ回路について開示する。このプリチャージ回路は複数
の立下り縁検出手段の出力に接続された論理ゲート手段
およびこの論理ゲート手段の出力に接続されたプリチャ
ージ発生手段を有する。各立下り縁検出手段はシステム
・メモリ・アレイの別々のワード線に接続される。プリ
チャージ発生手段は選択されたワード線のリセット時に
付勢される関連する立下り縁検出手段からの出力信号に
よりトリガされる。
ジ回路について開示する。このプリチャージ回路は複数
の立下り縁検出手段の出力に接続された論理ゲート手段
およびこの論理ゲート手段の出力に接続されたプリチャ
ージ発生手段を有する。各立下り縁検出手段はシステム
・メモリ・アレイの別々のワード線に接続される。プリ
チャージ発生手段は選択されたワード線のリセット時に
付勢される関連する立下り縁検出手段からの出力信号に
よりトリガされる。
Ｃ０従来の技術
メモリ・アレイのプリチャージ回路として種々のものが
知られている０例えば米国特許第４３３８６７９号明細
書はアドレス・ビットの状態変化に応答して行駆動トラ
ンジスタのゲート端子をプリチャージする行駆動回路を
示している。特開昭５６−１６５９８３号公報はアドレ
ス入力遷移検出回路においてメモリ・サイクルの変化が
検出されたときにフリップ・フロップをセットし、この
フリップ・フロップがセット状態にあるときにビット線
をプリチャージする技術を示している。
知られている０例えば米国特許第４３３８６７９号明細
書はアドレス・ビットの状態変化に応答して行駆動トラ
ンジスタのゲート端子をプリチャージする行駆動回路を
示している。特開昭５６−１６５９８３号公報はアドレ
ス入力遷移検出回路においてメモリ・サイクルの変化が
検出されたときにフリップ・フロップをセットし、この
フリップ・フロップがセット状態にあるときにビット線
をプリチャージする技術を示している。
しかしながら、これらの従来技術は、本発明の如く新規
な立下り縁検出手段を用いて高性能なＣＭＯＳ ＲＡ
Ｍのためのプリチャージ信号を発生する自己タイミング
制御プリチャージ回路については示していない。
な立下り縁検出手段を用いて高性能なＣＭＯＳ ＲＡ
Ｍのためのプリチャージ信号を発生する自己タイミング
制御プリチャージ回路については示していない。
Ｄ０発明が解決しようとする問題点
本発明の目的は新規な立下り縁検出技術を用いてプリチ
ャージ信号を発生する自己タイミング制御式プリチャー
ジ回路を提供することである。
ャージ信号を発生する自己タイミング制御式プリチャー
ジ回路を提供することである。
他の目的はＤＣ電力が小さく、タイミング・スキューの
問題がなく、自己クロック回路を含む、ＣＭＯＳ Ｒ
ＡＭのための改良されたプリチャージ回路を提供するこ
とである。
問題がなく、自己クロック回路を含む、ＣＭＯＳ Ｒ
ＡＭのための改良されたプリチャージ回路を提供するこ
とである。
Ｅ０問題点を解決するための手段
本発明は、″それぞれ別々のメモリ・アレイ・ワード線
に接続され、関連するワード線信号の高レベルから低レ
ベルへのリセット動作に応答して出力レベル変化を発生
する複数の立下り縁検出手段と、上記複数の立下り縁検
出手段の出力に接続され、任意の立下り縁検出手段の上
記出力レベル変化に応答して、出力レベル変化を発生す
る論理ゲート手段と、上記論理ゲート手段の出力に接続
され、この論理ゲート手段の上記出力レベル変化に応答
して、プリチヤージ・クロック出力信号を発生するプリ
チャージ発生手段と、を有するプリチヤージ・クロック
信号発生回路。′を提供するものである。
に接続され、関連するワード線信号の高レベルから低レ
ベルへのリセット動作に応答して出力レベル変化を発生
する複数の立下り縁検出手段と、上記複数の立下り縁検
出手段の出力に接続され、任意の立下り縁検出手段の上
記出力レベル変化に応答して、出力レベル変化を発生す
る論理ゲート手段と、上記論理ゲート手段の出力に接続
され、この論理ゲート手段の上記出力レベル変化に応答
して、プリチヤージ・クロック出力信号を発生するプリ
チャージ発生手段と、を有するプリチヤージ・クロック
信号発生回路。′を提供するものである。
本発明によるプリチャージ回路の１つの利点は、立下り
縁検出手段を用いることにより、ワード線のリセットの
前にプリチャージ信号が発生することがなくなるという
ことである。また、消費ＤＣ電力が小さく、また、別個
のタイミング・チェーンを用いたときに起こりうるタイ
ミング・スキューの問題も完全に解決される。
縁検出手段を用いることにより、ワード線のリセットの
前にプリチャージ信号が発生することがなくなるという
ことである。また、消費ＤＣ電力が小さく、また、別個
のタイミング・チェーンを用いたときに起こりうるタイ
ミング・スキューの問題も完全に解決される。
Ｆ、実施例
第１図は本発明の自己タイミング制御プリチャージ回路
の概念を示している。この回路は複数の立下り縁（エツ
ジ）検出手段１０の出力に接続された論理ゲート手段１
２及びプリチャージ発生手段１４を有する。各立下り縁
検出手段１ｏはシステム・メモリ・アレイの別々のワー
ド線１６ＷＬ。
の概念を示している。この回路は複数の立下り縁（エツ
ジ）検出手段１０の出力に接続された論理ゲート手段１
２及びプリチャージ発生手段１４を有する。各立下り縁
検出手段１ｏはシステム・メモリ・アレイの別々のワー
ド線１６ＷＬ。
ＷＬ＋１・・・・・・ＷＬ＋Ｎに接続される。動作にお
いて、立下り縁検出回路１ｏはこれに接続された選択さ
れたワード線１６がリセットするときに付勢されてリー
ド線３７に信号を発生し、論理ゲート手段１２はリード
線３７の信号によりトリガされて線１９に信号を発生し
、プリチャージ発生手段１４は線１９の信号によってト
リガされる。
いて、立下り縁検出回路１ｏはこれに接続された選択さ
れたワード線１６がリセットするときに付勢されてリー
ド線３７に信号を発生し、論理ゲート手段１２はリード
線３７の信号によりトリガされて線１９に信号を発生し
、プリチャージ発生手段１４は線１９の信号によってト
リガされる。
第２図は立下り縁検出手段１０の回路を示している。斜
線を含むように示されているトランジスタ装置２５．２
７．２９．３４．３６はＰチャンネルのＭＯＳ ＦＥ
Ｔ装置であり、これに対しトランジスタ装置１７．２３
．３１．３３．３５はＮチャンネルＭＯＳ ＦＥＴ装
置である。リセット信号φ２はリード線２ｏ、２１に印
加される。
線を含むように示されているトランジスタ装置２５．２
７．２９．３４．３６はＰチャンネルのＭＯＳ ＦＥ
Ｔ装置であり、これに対しトランジスタ装置１７．２３
．３１．３３．３５はＮチャンネルＭＯＳ ＦＥＴ装
置である。リセット信号φ２はリード線２ｏ、２１に印
加される。
サイクルの開始時にリード線２２のワード線入力は低で
、リード線２０．２１のリセット信号φ２は高である。
、リード線２０．２１のリセット信号φ２は高である。
ノード２４．２６は高で、−ド２８は低である。ノード
３０．３２は低レベルにプリチャージされる。検出回路
はリセット信号φ２が低レベルになることによって開始
し、このときＮチャンネルＭＯＳ ＦＥＴ１？、２３
はオフになる。リード線２２のワード線入力が高レベル
になると、ノード２４が低レベルになり、結果としてノ
ード２８が高レベルになり、ＰチャンネルＦＥＴ３４が
オンになる。したがってノード３０が高レベルに引き上
げられ、ノード２６が低になる。
３０．３２は低レベルにプリチャージされる。検出回路
はリセット信号φ２が低レベルになることによって開始
し、このときＮチャンネルＭＯＳ ＦＥＴ１？、２３
はオフになる。リード線２２のワード線入力が高レベル
になると、ノード２４が低レベルになり、結果としてノ
ード２８が高レベルになり、ＰチャンネルＦＥＴ３４が
オンになる。したがってノード３０が高レベルに引き上
げられ、ノード２６が低になる。
ノード２６が低になると、ＰチャンネルＦＥＴ３６オン
になり、ノード３２および出力リード線３７（検出回路
の出力）を低レベルにする。
になり、ノード３２および出力リード線３７（検出回路
の出力）を低レベルにする。
リード線２２のワード線入力が低レベルになると、ノー
ド２４が高レベルになって、ノード２８が低レベルにな
り、ＰチャンネルＦＥＴ３４がオフになってノード３０
を高レベルに保つ。ノード２６は低レベルのままであり
、ＰチャンネルＦＥＴ３６オンのままである。したがっ
てノード３２および出力リード線３７の検出回路出力は
ノード２４からＦＥＴ３６を介してＶＤＯに充電される
。
ド２４が高レベルになって、ノード２８が低レベルにな
り、ＰチャンネルＦＥＴ３４がオフになってノード３０
を高レベルに保つ。ノード２６は低レベルのままであり
、ＰチャンネルＦＥＴ３６オンのままである。したがっ
てノード３２および出力リード線３７の検出回路出力は
ノード２４からＦＥＴ３６を介してＶＤＯに充電される
。
サイクルの終了近くにリード線２（１２１のリセット信
号φ２が高になり、ノード３０．３２および出力リード
ｌｌｌＡ３７が再び低レベルにプリチャージされ、回路
は新しいサイクルに備える。
号φ２が高になり、ノード３０．３２および出力リード
ｌｌｌＡ３７が再び低レベルにプリチャージされ、回路
は新しいサイクルに備える。
第３図は立下り縁検出手段１０の動作期間における第２
図の回路の選択された点における電圧波形を例示してい
る。リード線２２へのワード線入力が降下すると、ノー
ド３２および出力リード線３７の検出回路出力が高レベ
ルになる。内部ノード２４．２８．３０の典型的な電圧
波形も示されている。ノード３ｏは高電圧状態を記憶し
、ノード２８が低レベルに放電するときわずかに電圧状
態が乱れるだけである。
図の回路の選択された点における電圧波形を例示してい
る。リード線２２へのワード線入力が降下すると、ノー
ド３２および出力リード線３７の検出回路出力が高レベ
ルになる。内部ノード２４．２８．３０の典型的な電圧
波形も示されている。ノード３ｏは高電圧状態を記憶し
、ノード２８が低レベルに放電するときわずかに電圧状
態が乱れるだけである。
第４図は立下り縁検出手段１０、論理ゲート手段１２、
およびプリチャージ発生手段１４を含む完全なプリチヤ
ージ・クロック信号発生回路を示している。第５図はリ
ード線１９の論理ゲート手段の出力、リード線４５のプ
リチヤージ・クロック出力、システム・チップ選択否定
信号Ｃ８，内部チップ選択信号Ｃ８２、およびリセット
信号φ１のタイミングを示している。各ワード線ＷＬに
第２図のような立下り縁検出手段１０が設けられ、すべ
ての立下り縁検出回路の出力３７はＮＯＲ回路を構成す
る。論理ゲート手段１２に与えられる。
およびプリチャージ発生手段１４を含む完全なプリチヤ
ージ・クロック信号発生回路を示している。第５図はリ
ード線１９の論理ゲート手段の出力、リード線４５のプ
リチヤージ・クロック出力、システム・チップ選択否定
信号Ｃ８，内部チップ選択信号Ｃ８２、およびリセット
信号φ１のタイミングを示している。各ワード線ＷＬに
第２図のような立下り縁検出手段１０が設けられ、すべ
ての立下り縁検出回路の出力３７はＮＯＲ回路を構成す
る。論理ゲート手段１２に与えられる。
リード線１９の論理ゲート手段出力信号および内部チッ
プ選択信号ＣＳ２はプリチャージ発生回路１４のＮＡＮ
Ｄ回路に与えられ、信号ノード４３はノード４３と出力
リード線４５の間に接続された２つのＦＥＴ装置によっ
て反転される。
プ選択信号ＣＳ２はプリチャージ発生回路１４のＮＡＮ
Ｄ回路に与えられ、信号ノード４３はノード４３と出力
リード線４５の間に接続された２つのＦＥＴ装置によっ
て反転される。
動作サイクルの開始時には、立下り縁検出手段１０のす
べての出力３７は低レベルである。リセット信号φ１は
低レベルであり、これに対して相補関係にあるリセット
信号φ２は高レベルである。
べての出力３７は低レベルである。リセット信号φ１は
低レベルであり、これに対して相補関係にあるリセット
信号φ２は高レベルである。
チップ選択否定信号Ｃ８から誘導されるチップ選択信号
Ｃ５２は低レベルである。したがって論理ゲート手段１
２の出力１９は高レベルである。プリチャージ発生手段
１４のノード４１の信号は低レベルであり、ノード４３
の信号は高レベルである。プリチャージ発生手段１４の
出力４５は低レベルである。
Ｃ５２は低レベルである。したがって論理ゲート手段１
２の出力１９は高レベルである。プリチャージ発生手段
１４のノード４１の信号は低レベルであり、ノード４３
の信号は高レベルである。プリチャージ発生手段１４の
出力４５は低レベルである。
動作サイクルはシステム・チップ選択否定信号テ丁が低
レベルになり、これから誘導される内部チップ選択信号
Ｃ８２が高レベルなることによってトリガされる。すな
わち開始されるが、これによって、ノード４１が高レベ
ルになり、またプリチヤージ・クロック出力４５が高レ
ベルになる。
レベルになり、これから誘導される内部チップ選択信号
Ｃ８２が高レベルなることによってトリガされる。すな
わち開始されるが、これによって、ノード４１が高レベ
ルになり、またプリチヤージ・クロック出力４５が高レ
ベルになる。
有効なデータへのアクセスが完了した後、リセット信号
φ１は高レベルＶＤＯになり、リセット信号φ２はグラ
ウンド・レベルに放電する。これにより、ノード４１は
高レベルに保たれる。
φ１は高レベルＶＤＯになり、リセット信号φ２はグラ
ウンド・レベルに放電する。これにより、ノード４１は
高レベルに保たれる。
次にワード線アクセスがオンになり、選択されたワード
線（リード線２２へ接続されている）が高レベルになる
が、このとき立下り縁検出手段１０のすべての出力３７
は低レベルの状態にある。
線（リード線２２へ接続されている）が高レベルになる
が、このとき立下り縁検出手段１０のすべての出力３７
は低レベルの状態にある。
選択されたワード線が低レベルになると、このワード線
に接続された特定の立下り縁検出手段１゜がこのワード
線の立下り縁に応答して出力リード線３７を高レベルに
する。したがって論理ゲート手段１２の出力１９が低レ
ベルになる。プリチャージ発生手段１４のノード４３が
高レベルになり、プリチヤージ・クロック出力信号４５
が低レベルになって、プリチャージ・サイクルを開始す
る。
に接続された特定の立下り縁検出手段１゜がこのワード
線の立下り縁に応答して出力リード線３７を高レベルに
する。したがって論理ゲート手段１２の出力１９が低レ
ベルになる。プリチャージ発生手段１４のノード４３が
高レベルになり、プリチヤージ・クロック出力信号４５
が低レベルになって、プリチャージ・サイクルを開始す
る。
その後、サイクルの修了近くにリセット信号φ１が低レ
ベルに放電し、その相補信号φ２が高レベルになり、回
路はプリチャージされて次のサイクルに備える。
ベルに放電し、その相補信号φ２が高レベルになり、回
路はプリチャージされて次のサイクルに備える。
内部チップ選択信号Ｃ８２は選択されたワード線がリセ
ットする前にリセット信号φ１の高レベルへの変化に基
いて低レベルにされるが、ノード１９および４１が高レ
ベルに保たれるから、プリチャージ発生手段１４の出力
４５は選択されたワード線がリセットするまでは低レベ
ルにならない。
ットする前にリセット信号φ１の高レベルへの変化に基
いて低レベルにされるが、ノード１９および４１が高レ
ベルに保たれるから、プリチャージ発生手段１４の出力
４５は選択されたワード線がリセットするまでは低レベ
ルにならない。
なお、ＰチャンネルおよびＮチャンネルの導電型を逆に
するならば、これに対応して動作電圧の高レベルおよび
低レベルは逆にされよう。
するならば、これに対応して動作電圧の高レベルおよび
低レベルは逆にされよう。
Ｇ６発明の効果
本発明によれば、タイミング・スキューの問題がなく、
信頼性の高い自己タイミング制御プリチャージ発生回路
を実現できる。
信頼性の高い自己タイミング制御プリチャージ発生回路
を実現できる。
第１図は本発明のプリチャージ回路構成を示す図、第２
図は立下り縁検出手段の回路図、第３図は第２図の回路
の動作波形図、第４図は本発明のプリチャージ回路の詳
細図、および第５図は第４図の回路の動作波形図である
。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） ｔａ１図 第２図 第３図 才２図の動作液形 −と−
図は立下り縁検出手段の回路図、第３図は第２図の回路
の動作波形図、第４図は本発明のプリチャージ回路の詳
細図、および第５図は第４図の回路の動作波形図である
。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） ｔａ１図 第２図 第３図 才２図の動作液形 −と−
Claims (1)
- 【特許請求の範囲】 それぞれ別々のメモリ・アレイ・ワード線に接続され
、関連するワード線信号の高レベルから低レベルへのリ
セット動作に応答して出力レベル変化を発生する複数の
立下り縁検出手段と、 上記複数の立下り縁検出手段の出力に接続され、任意の
立下り縁検出手段の上記出力レベル変化に応答して、出
力レベル変化を発生する論理ゲート手段と、 上記論理ゲート手段の出力に接続され、この論理ゲート
手段の上記出力レベル変化に応答して、プリチヤージ・
クロック出力信号を発生するプリチヤージ発生手段と、 を有するプリチヤージ・クロック信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US696624 | 1985-01-31 | ||
| US06/696,624 US4638462A (en) | 1985-01-31 | 1985-01-31 | Self-timed precharge circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175995A true JPS61175995A (ja) | 1986-08-07 |
| JPH0520840B2 JPH0520840B2 (ja) | 1993-03-22 |
Family
ID=24797871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201902A Granted JPS61175995A (ja) | 1985-01-31 | 1985-09-13 | プリチヤ−ジ・クロツク信号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4638462A (ja) |
| EP (1) | EP0190823B1 (ja) |
| JP (1) | JPS61175995A (ja) |
| CA (1) | CA1230422A (ja) |
| DE (1) | DE3681045D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4878198A (en) * | 1988-01-25 | 1989-10-31 | Visic, Incorporated | Static ram with common data line equalization |
| US5404327A (en) * | 1988-06-30 | 1995-04-04 | Texas Instruments Incorporated | Memory device with end of cycle precharge utilizing write signal and data transition detectors |
| US4962326B1 (en) * | 1988-07-22 | 1993-11-16 | Micron Technology, Inc. | Reduced latchup in precharging i/o lines to sense amp signal levels |
| US5170376A (en) * | 1988-12-24 | 1992-12-08 | Alcatel N.V. | Asynchronous timing circuit for a 2-coordinate memory |
| US5018106A (en) * | 1989-04-27 | 1991-05-21 | Vlsi Technology, Inc. | Static random access memory with modulated loads |
| CA1298359C (en) * | 1989-08-28 | 1992-03-31 | Marc P. Roy | High-speed dynamic cmos circuit |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
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