JPS6137716B2 - - Google Patents
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- Publication number
- JPS6137716B2 JPS6137716B2 JP6296282A JP6296282A JPS6137716B2 JP S6137716 B2 JPS6137716 B2 JP S6137716B2 JP 6296282 A JP6296282 A JP 6296282A JP 6296282 A JP6296282 A JP 6296282A JP S6137716 B2 JPS6137716 B2 JP S6137716B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- output
- supplied
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば高速な論理動作が必要とさ
れる多段直列方式のリードオンリーメモリ
（ROM）等に使用されるラツチ回路に関する。
れる多段直列方式のリードオンリーメモリ
（ROM）等に使用されるラツチ回路に関する。
一般に、多段直列方式のROMの出力ラツチ回
路は第１図に示すように構成されている。すなわ
ち、ROM１１と電源Ｖとの間に配設されたプリ
チヤージ用のＮチヤネル型MOSトランジスタＴr1
にクロツク信号φRが供給されて導通制御され、
ROM１１が電源電圧Ｖにプリチヤージされる。
そして、ROM１１の所定のアドレスが選択され
ると、このアドレスの論理の成立あるいは不成立
に応じてROM１１のアドレスラインが放電ある
いは充電状態を維持するので、この状態を検出す
ることにより記憶された情報が読み出せる。上記
充放電信号がクロツク信号φAで同期されたクロ
ツクドインバータ回路１２でラツチされ、このイ
ンバータ回路１２の出力が、インバータ回路１３
およびクロツク信号Aで同期されたクロツクド
インバータ回路１４から成り出力信号の状態を保
持するフレツシユ回路に供給され、ROM１１の
記憶情報に対応した出力OUTを得るように構成
されている。
路は第１図に示すように構成されている。すなわ
ち、ROM１１と電源Ｖとの間に配設されたプリ
チヤージ用のＮチヤネル型MOSトランジスタＴr1
にクロツク信号φRが供給されて導通制御され、
ROM１１が電源電圧Ｖにプリチヤージされる。
そして、ROM１１の所定のアドレスが選択され
ると、このアドレスの論理の成立あるいは不成立
に応じてROM１１のアドレスラインが放電ある
いは充電状態を維持するので、この状態を検出す
ることにより記憶された情報が読み出せる。上記
充放電信号がクロツク信号φAで同期されたクロ
ツクドインバータ回路１２でラツチされ、このイ
ンバータ回路１２の出力が、インバータ回路１３
およびクロツク信号Aで同期されたクロツクド
インバータ回路１４から成り出力信号の状態を保
持するフレツシユ回路に供給され、ROM１１の
記憶情報に対応した出力OUTを得るように構成
されている。
しかし、上記のような構成では、ROM１１を
構成するトランジスタの直列段数が多い場合に
は、論理の成立時間が長くなるため、第２図に示
すようにROMを分割設定してトランジスタの直
列段数を減少させ、それぞれを共通のクロツク信
号でラツチするようにしている。この場合、
ROM１１１および１１２の論理が同時に“０”
レベルになつた時のみクロツク信号φAと同期し
てノア回路１５から“１”レベルの信号を出力す
る。このようにROMを複数に分割すると、ROM
の出力波形がなまつた場合ラツチ回路の動作速度
が遅くなる。すなわち、上記第２図の回路をＣ
MOS回路で構成すると、ノア回路１５には出力
側から見てクロツク入力以外のトランジスタが直
列接続されている箇所が存在するためオン抵抗が
高くなる。これは直列接続された各トランジスタ
の入力が電源電圧の中間レベルに近い値となつて
いるため、それぞれのトランジスタのゲートバイ
アスが浅い値となつており、また直列構造である
ため双方のトランジスタともバツクゲートの影響
を受け、これによつてオン抵抗がさらに大きくな
るためである。従つて、この回路においては、第
３図に示すように、上記第１図の回路に比べてラ
ツチ回路の回路しきい値Ｖth3が上昇し、ROMの
出力の変化が伝達されるまでには長い時間が必要
となるため大きな効果は得られない。
構成するトランジスタの直列段数が多い場合に
は、論理の成立時間が長くなるため、第２図に示
すようにROMを分割設定してトランジスタの直
列段数を減少させ、それぞれを共通のクロツク信
号でラツチするようにしている。この場合、
ROM１１１および１１２の論理が同時に“０”
レベルになつた時のみクロツク信号φAと同期し
てノア回路１５から“１”レベルの信号を出力す
る。このようにROMを複数に分割すると、ROM
の出力波形がなまつた場合ラツチ回路の動作速度
が遅くなる。すなわち、上記第２図の回路をＣ
MOS回路で構成すると、ノア回路１５には出力
側から見てクロツク入力以外のトランジスタが直
列接続されている箇所が存在するためオン抵抗が
高くなる。これは直列接続された各トランジスタ
の入力が電源電圧の中間レベルに近い値となつて
いるため、それぞれのトランジスタのゲートバイ
アスが浅い値となつており、また直列構造である
ため双方のトランジスタともバツクゲートの影響
を受け、これによつてオン抵抗がさらに大きくな
るためである。従つて、この回路においては、第
３図に示すように、上記第１図の回路に比べてラ
ツチ回路の回路しきい値Ｖth3が上昇し、ROMの
出力の変化が伝達されるまでには長い時間が必要
となるため大きな効果は得られない。
このような欠点を除去するためには、ROMの
みならずラツチ回路を構成するトランジスタの出
力側から見た直列段数をも極力減らすことが必要
となる。そこで、第４図に示すような回路が考え
られる。この回路においては、ROM１１１，１
１２の出力がそれぞれクロツクドインバータ回路
１６１，１６２に供給され、それぞれのインバー
タ回路１６１，１６２の出力をインバータ回路１
７１，１８１および１７２，１８２から成るリフ
レツシユ回路に供給して出力状態を保持し、この
リフレツシユ回路の出力をノア回路１９に供給し
て出力OUTを得る。
みならずラツチ回路を構成するトランジスタの出
力側から見た直列段数をも極力減らすことが必要
となる。そこで、第４図に示すような回路が考え
られる。この回路においては、ROM１１１，１
１２の出力がそれぞれクロツクドインバータ回路
１６１，１６２に供給され、それぞれのインバー
タ回路１６１，１６２の出力をインバータ回路１
７１，１８１および１７２，１８２から成るリフ
レツシユ回路に供給して出力状態を保持し、この
リフレツシユ回路の出力をノア回路１９に供給し
て出力OUTを得る。
このような構成によれば、出力側から見たトラ
ンジスタの直列段数を減らすことができるので動
作を高速化できる。しかし、データを保持するた
めのリフレツシユ回路が、分割設定したROMの
出力をラツチするためにROM１１１，１１２…
に対応した数だけ必要なため回路の素子数が多く
なり、パターン面積が増大する欠点がある。
ンジスタの直列段数を減らすことができるので動
作を高速化できる。しかし、データを保持するた
めのリフレツシユ回路が、分割設定したROMの
出力をラツチするためにROM１１１，１１２…
に対応した数だけ必要なため回路の素子数が多く
なり、パターン面積が増大する欠点がある。
この発明は上記のような事情を鑑みてなされた
もので、その目的とするところは、高速な動作が
可能で且つパターン面積も比較的小さいラツチ回
路を提供することである。
もので、その目的とするところは、高速な動作が
可能で且つパターン面積も比較的小さいラツチ回
路を提供することである。
すなわち、この発明においては、複数に分割設
定したROMの出力端にそれぞれクロツクドイン
バータ回路を設け、このクロツクドインバータ回
路の出力をそれぞれクロツクドインバータ回路と
同じクロツク信号あるいはこのクロツク信号より
遅い周期のクロツク信号で同期されるナンド回路
に供給し、上記ナンド回路の出力をリフレツシユ
回路に供給して出力状態を保持するように構成し
たものである。
定したROMの出力端にそれぞれクロツクドイン
バータ回路を設け、このクロツクドインバータ回
路の出力をそれぞれクロツクドインバータ回路と
同じクロツク信号あるいはこのクロツク信号より
遅い周期のクロツク信号で同期されるナンド回路
に供給し、上記ナンド回路の出力をリフレツシユ
回路に供給して出力状態を保持するように構成し
たものである。
以下、この発明の一実施例について図面を参照
して説明する。第５図はその構成を示すもので、
分割設定したROMの出力をラツチクロツクでラ
ツチ整形し、各々の整形された出力信号を同一の
クロツク信号でラツチ合成するものである。すな
わち、複数に分割設定したROM１１１，１１２
の出力をクロツク信号φAで同期されらクロツク
ドインバータ回路１６１，１６２に供給し、この
クロツクドインバータ回路１６１，１６２の出力
をクロツク信号φAで同期されるナンド回路２０
に供給する。そして、このナンド回路２０の出力
をインバータ回路２１，２２から成るリフレツシ
ユ回路に供給して状態保持を行ない出力信号
OUTを得るようにして成る。
して説明する。第５図はその構成を示すもので、
分割設定したROMの出力をラツチクロツクでラ
ツチ整形し、各々の整形された出力信号を同一の
クロツク信号でラツチ合成するものである。すな
わち、複数に分割設定したROM１１１，１１２
の出力をクロツク信号φAで同期されらクロツク
ドインバータ回路１６１，１６２に供給し、この
クロツクドインバータ回路１６１，１６２の出力
をクロツク信号φAで同期されるナンド回路２０
に供給する。そして、このナンド回路２０の出力
をインバータ回路２１，２２から成るリフレツシ
ユ回路に供給して状態保持を行ない出力信号
OUTを得るようにして成る。
上記のような構成において、第６図のタイミン
グチヤートを用いて動作を説明する。クロツク信
号φAが“０”レベルの期間にROM１１１および
１１２の出力Ｂ，Ｃが“１”レベル（電源電圧
Ｖ）に立ち上がり、インバータ回路１６１，１６
２の回路しきい値Ｖth3，Ｖth4を越えると、その
出力Ｄ，Ｅが反転してナンド回路２０に供給され
る。上記ナンド回路２０はクロツク信号φAで同
期されているので、クロツク信号φAが“０”レ
ベルの期間にインバータ回路１６１，１６２の出
力Ｄ，Ｅが共に“０”レベルになるとその出力Ｆ
が“１”レベルになり、この状態がリフレツシユ
回路によつて保持される。
グチヤートを用いて動作を説明する。クロツク信
号φAが“０”レベルの期間にROM１１１および
１１２の出力Ｂ，Ｃが“１”レベル（電源電圧
Ｖ）に立ち上がり、インバータ回路１６１，１６
２の回路しきい値Ｖth3，Ｖth4を越えると、その
出力Ｄ，Ｅが反転してナンド回路２０に供給され
る。上記ナンド回路２０はクロツク信号φAで同
期されているので、クロツク信号φAが“０”レ
ベルの期間にインバータ回路１６１，１６２の出
力Ｄ，Ｅが共に“０”レベルになるとその出力Ｆ
が“１”レベルになり、この状態がリフレツシユ
回路によつて保持される。
このような構成によれば、ROM１１１，１１
２の出力をインバータ回路１６１，１６２でそれ
ぞれ受けるので、上記第２図の回路のようにノア
回路で受けるよりも出力の状態を早く設定でき
る。これは、前述したようにノア回路をＣ
MOS回路で構成すると、出力側から見てトラン
ジスタが直列接続される部分があるためこのトラ
ンジスタのオン抵抗が高くなり、出力の状態が設
定されるまでに長い時間が必要となるからであ
る。また、素子数は第４図に示す回路よりも少な
くできる。
２の出力をインバータ回路１６１，１６２でそれ
ぞれ受けるので、上記第２図の回路のようにノア
回路で受けるよりも出力の状態を早く設定でき
る。これは、前述したようにノア回路をＣ
MOS回路で構成すると、出力側から見てトラン
ジスタが直列接続される部分があるためこのトラ
ンジスタのオン抵抗が高くなり、出力の状態が設
定されるまでに長い時間が必要となるからであ
る。また、素子数は第４図に示す回路よりも少な
くできる。
ところで、ROMの出力が不安定である場合や
出力の立ち上がりが遅れる場合、インバータ回路
を構成するＰチヤネル型およびＮチヤネル型の
MOSトランジスタが共にオン状態となる期間が
あり、貫通電流が流れるが、ラツチクロツクと同
一のクロツクでラツチしているので消費電力が増
加することはない。
出力の立ち上がりが遅れる場合、インバータ回路
を構成するＰチヤネル型およびＮチヤネル型の
MOSトランジスタが共にオン状態となる期間が
あり、貫通電流が流れるが、ラツチクロツクと同
一のクロツクでラツチしているので消費電力が増
加することはない。
なお、上記実施例では、クロツクドインバータ
回路１６１，１６２に供給するクロツク信号と、
ナンド回路２０に供給するクロツク信号とを同一
のクロツク信号φAとしたが、ナンド回路２０に
供給するクロツク信号はインバータ回路１６１，
１６２に供給するクロツク信号より遅い周期のク
ロツク信号であれば同一でなくとも良い。
回路１６１，１６２に供給するクロツク信号と、
ナンド回路２０に供給するクロツク信号とを同一
のクロツク信号φAとしたが、ナンド回路２０に
供給するクロツク信号はインバータ回路１６１，
１６２に供給するクロツク信号より遅い周期のク
ロツク信号であれば同一でなくとも良い。
以上説明したようにこの発明によれば、高速動
作が可能で且つパターン面積を増大しないラツチ
回路が得られる。
作が可能で且つパターン面積を増大しないラツチ
回路が得られる。
第１図および第２図はそれぞれ従来のラツチ回
路を示す図、第３図は上記第１図および第２図の
回路の動作速度を説明するためのタイミングチヤ
ート、第４図は高速化した従来のラツチ回路を示
す図、第５図はこの発明の一実施例に係るラツチ
回路を示す図、第６図は上記第５図の回路の動作
を説明するためのタイミングチヤートである。 １１１，１１２……ROM、１６１，１６２…
…クロツクドインバータ回路、２０……ナンド回
路、２１，２２……インバータ回路（リフレツシ
ユ回路）、φA，A……クロツク信号。
路を示す図、第３図は上記第１図および第２図の
回路の動作速度を説明するためのタイミングチヤ
ート、第４図は高速化した従来のラツチ回路を示
す図、第５図はこの発明の一実施例に係るラツチ
回路を示す図、第６図は上記第５図の回路の動作
を説明するためのタイミングチヤートである。 １１１，１１２……ROM、１６１，１６２…
…クロツクドインバータ回路、２０……ナンド回
路、２１，２２……インバータ回路（リフレツシ
ユ回路）、φA，A……クロツク信号。
Claims (1)
- １ 信号をラツチする複数のクロツクドインバー
タ回路と、上記クロツクドインバータ回路の出力
がそれぞれ供給されこのクロツクドインバータ回
路と同じクロツク信号あるいはこのクロツク信号
より遅い周期のクロツク信号で同期されるナンド
回路と、上記ナンド回路の出力が供給されこの出
力の状態を保持するリフレツシユ回路とを具備す
ることを特徴とするラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062962A JPS58179994A (ja) | 1982-04-15 | 1982-04-15 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062962A JPS58179994A (ja) | 1982-04-15 | 1982-04-15 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179994A JPS58179994A (ja) | 1983-10-21 |
| JPS6137716B2 true JPS6137716B2 (ja) | 1986-08-25 |
Family
ID=13215454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57062962A Granted JPS58179994A (ja) | 1982-04-15 | 1982-04-15 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236908U (ja) * | 1988-09-05 | 1990-03-12 |
-
1982
- 1982-04-15 JP JP57062962A patent/JPS58179994A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236908U (ja) * | 1988-09-05 | 1990-03-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179994A (ja) | 1983-10-21 |
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