JPS61158213A - 位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は入力信号の位相に同期した信号を作るだめの位
相同期ループ（ＰＬＬ）回路に関するものである。

２　・　　７ 従来の技術 いられている。

ＰＬＬ回路とは入力信号と自局で発生した周波数可変発
振器の連続発振信号との位相比較を行ない、この位相が
常に一定となる様、発振周波数を制御するループ回路で
ある。このＰＬＬ回路に用いられる位相比較器としては
第４図に示すようなものがあった（例えば、産報出版・
電子科学シリーズ・ＰＬＬ−ＩＣの使い方　Ｐ、１９５
）。

この回路はミサキ形位相比較器で、入力信号ｅ、をｅｉ
＝Ｋｉｓｌｎ　（ωｔ＋θｉ） で表わし、ＶＣＯの信号ｅ０を ｅｏ＝ＫｏＣＯ３ωｔ で表わすと、ローパスフィルタ後の出力はとなり、θｉ
が小さい場合、入力信号位相に比例した出力がとシ出せ
る。

しかし、この位相比較器では、ｖＣＯから充分に高いレ
ベルを差動アンプに加えてスイッチングの形で使用する
場合、７００人力のデユーティを正確に５０％にする必
要があった。例えば、ＲＺ　　゛信号からクロック信号
を抽出する場合について第６図を用いて説明する。（−
）は入力データ信号で、Φ）はＶＣＯからのクロック信
号である。（Ｃり　、　（ｄ）はそれぞれデータ信号に
よってトランジスタ３０１゜３０２が飽和していない場
合の抵抗６１側および抵抗６１側に流れる電流波形を示
している。実線はクロックのデユーティが５０％の波形
でデータとクロックの位相が合っている場合を示す。デ
ータ信号の位相が進めばＲ１側の出力が減少し、Ｒ２側
の出力が増加する。したがって、Ｒ１，Ｒ２両端の電圧
を比較することによってデータ信号の位相を検出するこ
とが出来る。破線はクロックのデユーティが５０％以上
になった場合で、この図かられかる様に、デユーティが
大きくなれば５１側の平均出力は増加し、６１側の平均
出力は減少する。

したがって、データ信号とクロックの位相が合っていて
も、クロックのデユーティが変化することによって、抵
抗５１．６１の両端の電圧が変動し、正確な位相検出が
出来なくなる。データ信号のマーク率（１になる割合）
が低い場合、この現象は特に顕著となり、マーク率の低
下によシついには位相検出が出来なくなる。したがって
、ＰＬＬの同期がはずれ、マーク率が小さくなる可能性
のあるデータ信号のＰＬＬには用いられない欠点があっ
た。

発明が解決しようとする問題点 この様に従来の回路ではクロックのデユーティが変化す
ると、検出した位相の誤差が大きくなる欠点があった。

本発明は上記欠点に鑑み、マーク率が小さく、クロック
のデユーティが５０％からずれた場合でも、正確な位相
検出を行ない、これによって、位相鉄蓋が小さく、安定
なＰＬＬを提供することを目的としている。

問題点を解決するための手段 本発明は、上記問題点を解決するためクロックがＨのと
きだけ、データ信号を出力する回路からの出力とクロッ
クがＬのときだけ、データ信号を６ベーノ 出力する回路からの出力とを比較することによって、位
相検出を行なう。

作　　用 本発明は上記した構成により、データ信号がＬの場合、
前記両回路への出力は常に零か、非常に小さいので、デ
ユーティが５０％からずれた場合も出力に余分な出力は
出す、したがって正確な位相検出を行なうことが出来る
。

実施例 第１図は本発明の位相比較回路の一実施例を示すブロッ
ク構成図である。第１図において、１はデータ信号１′
の入力端子、３はデータ信号を信号電流に変換する回路
、２はクロック信号２′により信号電流を、出力端５ま
たは６に切替えるためのスイッチで、出力信号５′と６
′との電圧比較を比較器７で行なう。ループフィルタは
比較器７の前段に挿入しても後段に挿入してもよい。

第２図に第１図の基本構成をより具体化した実施例の構
成を示す。端子１から入力されたデータ信号はトランジ
スタ３０１で電流信号に変換され、６ベーノ この信号電流はトランジスタ４０１，４０２によりクロ
ック信号のＨ又はＬにより、抵抗６１側。

６１側にきりかえられる。トランジスタ３０２はデータ
信号が“０“の場合に、トランジスタ３０１により流れ
る信号電流を補償するものである。したがって、データ
信号″０″で信号電流が流れない場合、トランジスタ３
０２．４０３．４０４は不要である。

この位相比較器の動作を第６図の波形図を用いて説明す
る。体）はデータ信号波形で、（ｂ）はクロック信号波
形である。（ｃ）　、　（ｄ）はそれぞれ負荷５１側と
６１側の出力波形で、第６図（Ｃ）　、　（山の波形と
は異なり、データ信号がＬ（０”）の場合、負荷の出力
電圧はほぼ一定電圧のＶＢとなる。したがって、マーク
率が小さく、かつクロックのデユーティが５０％からず
れた場合（波線ｂ）でも、第５図と比較して明らかな様
に位相検出誤差は小さい。

第３図に別の実施例を示す。論理積４１によってデータ
信号のうち、クロックがＨの場合のみ分割された信号が
端子５に出力され、反転回路９と７ベ／ 論理積４２によってデータ信号のうち、クロック信号が
Ｌの場合のみ分割された信号が端子６に出力される。こ
の２つの信号の平均電圧を比較することによって位相比
較出来る。

発明の効果 以上線べてきたように、本発明によれば、マーク率が小
さく、クロック信号のデユーティが５０チからずれた場
合でも、正確な位相比較が出来、ＰＬＬ回路にとってき
わめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例による位相比較回路を示すブ
ロック図、第２図、第３図は本発明の一実施例を示す構
成図、第４図は従来の位相比較回路を示す構成図、第５
図は従来の位相比較回路の動作を示す波形図、第６図は
本発明の一実施例による位相比較回路の動作を示す波形
図である。 １・・・・・・データ入力端子、２・・・・・・クロッ
ク入力端子、３・・・・・・信号電流源、４・・・・・
・電流切替回路、４１・５１・・・・・・論理積回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ５′ １′ 第２図 第３図 第５図

Claims (2)

【特許請求の範囲】
1. （１）２値データ符号を持つ信号をクロックがＨのとき
   とＬのときで、前記データ符号信号の高レベル時を２つ
   の信号に分割し、前記２つに分割された信号電圧または
   電流の平均値を比較することにより、前記データ符号信
   号の位相を検出することを特徴とする位相比較回路。
2. （２）データ信号を分割する手段はデータとクロックの
   論理積をとる回路、およびデータとクロックの反転信号
   との論理積回路で構成されることを特徴とする特許請求
   の範囲第１項記載の位相比較回路。