JPS6084014A - Ｉ↑２ｌ回路 - Google Patents
Ｉ↑２ｌ回路Info
- Publication number
- JPS6084014A JPS6084014A JP58193082A JP19308283A JPS6084014A JP S6084014 A JPS6084014 A JP S6084014A JP 58193082 A JP58193082 A JP 58193082A JP 19308283 A JP19308283 A JP 19308283A JP S6084014 A JPS6084014 A JP S6084014A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- series
- noise
- operated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はｌ２Ｌ（アイスケアーエル）回路、特にその誤
動作防止のための電源回路部に関するものである。
動作防止のための電源回路部に関するものである。
〈従来技術〉
例えば、モータ駆動フィルム巻上げ機能及びストロボフ
ラッシュを内蔵したカメラの、モータ及びストロボ等を
含む制御回路がｌ２Ｌ回路で構成される。
ラッシュを内蔵したカメラの、モータ及びストロボ等を
含む制御回路がｌ２Ｌ回路で構成される。
いわゆる全自動カメラにおいて、制御ロジックは、ＣＭ
Ｏ５等ではアナログ回路と共存できないので１ ｌ２Ｌ
によるロジックが使用される。このようなｌ２Ｌによる
ロジックで、待機中の電流の消費を少なくするため、ｌ
２Ｌ回路の消費型ｂｆＣを小さく押えなければならない
。しかし、電流が小さいとインピーダンスが高くなり、
モータ及びストロボ等のノイズが入ると誤動作を起こす
危険性があった。
Ｏ５等ではアナログ回路と共存できないので１ ｌ２Ｌ
によるロジックが使用される。このようなｌ２Ｌによる
ロジックで、待機中の電流の消費を少なくするため、ｌ
２Ｌ回路の消費型ｂｆＣを小さく押えなければならない
。しかし、電流が小さいとインピーダンスが高くなり、
モータ及びストロボ等のノイズが入ると誤動作を起こす
危険性があった。
〈発明の目的〉
本発明は、ノイズによる誤動作を防止するため、通常、
消費電流を少なくするために微少電流で動作させる制御
回路及び入力インタフェイス回路系の回路電流を、回路
に影響を及ばずようなノイズの発生する状況下において
、その電源インジェクターに流す電流を増加させて低イ
ンピーダンス化するものである。
消費電流を少なくするために微少電流で動作させる制御
回路及び入力インタフェイス回路系の回路電流を、回路
に影響を及ばずようなノイズの発生する状況下において
、その電源インジェクターに流す電流を増加させて低イ
ンピーダンス化するものである。
〈実施例〉
以下図面に従って本発明の一実施例を説明する。
本発明では、例えば全自動カメラのＩＬ回路を、待機中
動作中を問わず動く第１の系列１（１２Ｌｔ＋＋系列
）と、カメラ動作中のみ作動する第２の系列２ （１２
Ｌｔ２）系列）に分け、第２の系列２に電源か入ると第
１の系列１の電流も増加させることで、結局、待機中は
低電流で動作させ、モータ及びストロボノイズ等を発生
ずる可能性かあるときは、電流を増加させ、安定な動作
を可能にする。
動作中を問わず動く第１の系列１（１２Ｌｔ＋＋系列
）と、カメラ動作中のみ作動する第２の系列２ （１２
Ｌｔ２）系列）に分け、第２の系列２に電源か入ると第
１の系列１の電流も増加させることで、結局、待機中は
低電流で動作させ、モータ及びストロボノイズ等を発生
ずる可能性かあるときは、電流を増加させ、安定な動作
を可能にする。
第１の系列１は１ゲート当り５ ｎ Ａ ％第２の系列
２は１ゲート当り５００ｎＡで駆動している。このとき
、第２の系列２の出力でモータ及びストロボ等のノイズ
を発生する負荷を駆動すると、高インピーダンスの第１
の系列ｌはこの影響を受け誤動作を起こす可能性がある
。
２は１ゲート当り５００ｎＡで駆動している。このとき
、第２の系列２の出力でモータ及びストロボ等のノイズ
を発生する負荷を駆動すると、高インピーダンスの第１
の系列ｌはこの影響を受け誤動作を起こす可能性がある
。
電源インジェクター３，４は、第１の系列１及び第２の
系列２に対してそれぞれ別個に設けられたインジェクタ
ーで、第２の系列２を動作させているとき、第１の系列
１の電源インジェクター３に流れる電流を増加し、第１
の系列Ｉのインピーダンスを下げ、耐ノイズ性を向上さ
せる。これを下記において更に詳しく説明する。
系列２に対してそれぞれ別個に設けられたインジェクタ
ーで、第２の系列２を動作させているとき、第１の系列
１の電源インジェクター３に流れる電流を増加し、第１
の系列Ｉのインピーダンスを下げ、耐ノイズ性を向上さ
せる。これを下記において更に詳しく説明する。
トランジスタ（以下トランジスタの１１ｔ（は省略）Ｑ
ｌのエミッタ山ＩＪｒｌはＱ２の２イざになっている。
ｌのエミッタ山ＩＪｒｌはＱ２の２イざになっている。
Ｑ３のエミッタ面積はＱ４とＱ５のエミッタ面積のＩ
４４：’；で、またＱ８のエミッタ面積はＱｌのそれの
１０倍になっている。今、抵抗Ｒ、、Ｒ２の（１／ｉを
それぞれＲ，＝１ＭΩ、 Ｒ２＝ ２０１（Ωとする。
４４：’；で、またＱ８のエミッタ面積はＱｌのそれの
１０倍になっている。今、抵抗Ｒ、、Ｒ２の（１／ｉを
それぞれＲ，＝１ＭΩ、 Ｒ２＝ ２０１（Ωとする。
待機中は、第２の系列２の電源はオフしており、ＱＩＯ
は詞〕、従ってＱ９もオフとなっている。
は詞〕、従ってＱ９もオフとなっている。
Ｑ４及びＱ５のコレクタには同じ値の電流が流れるよう
に描成されているので、Ｑ８のエミッタ電位は ＶＢＥ（Ｑｌ）−ＶＩ３Ｅ（Ｑ８）≠２６旦ｎ Ｉ Ｏ
＋１］Ｖ日６０ｍＶ となり、従って待期中のＱ４及びＱ５のコレクタ電流は ＝ ６０ｎＡ となる。
に描成されているので、Ｑ８のエミッタ電位は ＶＢＥ（Ｑｌ）−ＶＩ３Ｅ（Ｑ８）≠２６旦ｎ Ｉ Ｏ
＋１］Ｖ日６０ｍＶ となり、従って待期中のＱ４及びＱ５のコレクタ電流は ＝ ６０ｎＡ となる。
よってＱ３のコレクタ電流は６０ｎＡＸＩ−＝Ｉ０５ｎ
Ａとなり、第１の系列１の電源インジェクター３に与え
られる電流は！０５ｎＡＸ３＝３１５ｎＡ となる。
Ａとなり、第１の系列１の電源インジェクター３に与え
られる電流は！０５ｎＡＸ３＝３１５ｎＡ となる。
（これで第１の系列ｌの６３ゲートを駆動するものとす
ると、１ゲート当りの電流は５ｎＡになる。）カメラ動
作時には、第１の系列１から出力される制御信号ｐによ
り、第２の系列２の電源インジェクター４に電源バイア
スが与えられ、第２の系列２が動作状態となる。また同
時に、この電源バイアスによりＱＩＯかオンし、これに
直列接続されたＲ３．Ｒ４による分圧電圧によってＱ９
をオンする。Ｑ９及びＲ２（−２０にΩ）はＲ１と並列
に接続されているものであり、Ｑ９がオンとなることに
よって、Ｑ４及びＱ５のコレクタ電流は、＝ ３μＡ となり、同様にして、第１の系列Ｉの電源インジエフタ
ー３に与えられる電流は３μＡＸ １７Ｘ ３＝ ＋
５．８μＡとなる。ちなみに、ｌゲート当り２５０ｎＡ
である。
ると、１ゲート当りの電流は５ｎＡになる。）カメラ動
作時には、第１の系列１から出力される制御信号ｐによ
り、第２の系列２の電源インジェクター４に電源バイア
スが与えられ、第２の系列２が動作状態となる。また同
時に、この電源バイアスによりＱＩＯかオンし、これに
直列接続されたＲ３．Ｒ４による分圧電圧によってＱ９
をオンする。Ｑ９及びＲ２（−２０にΩ）はＲ１と並列
に接続されているものであり、Ｑ９がオンとなることに
よって、Ｑ４及びＱ５のコレクタ電流は、＝ ３μＡ となり、同様にして、第１の系列Ｉの電源インジエフタ
ー３に与えられる電流は３μＡＸ １７Ｘ ３＝ ＋
５．８μＡとなる。ちなみに、ｌゲート当り２５０ｎＡ
である。
第１の系列１のインピーダンスはこの電ｉＤ、’ｉイン
ジェクター３の電流によって決まり、待機Ｉ１．＋ｆの
１５８μＡ／３１５μＡ≠５０二Ｒ２／Ｉ（１倍にする
ことができ１耐ノイズ性を向上さゼることができる。つ
まり、本実施例においては、Ｒ２の値を任意にＪ：（ん
で、第２の系列２の動作中におｌｊる第１の系列Ｉのイ
ンピーダンスを適当なイざ率で１・ぼることができる。
ジェクター３の電流によって決まり、待機Ｉ１．＋ｆの
１５８μＡ／３１５μＡ≠５０二Ｒ２／Ｉ（１倍にする
ことができ１耐ノイズ性を向上さゼることができる。つ
まり、本実施例においては、Ｒ２の値を任意にＪ：（ん
で、第２の系列２の動作中におｌｊる第１の系列Ｉのイ
ンピーダンスを適当なイざ率で１・ぼることができる。
上述では全自動カメラのＩ２Ｌ回路て１ｊｊｌｊ明した
が、他の装置の１２ｔ回路においても同様に実施できる
ことは明らかである。
が、他の装置の１２ｔ回路においても同様に実施できる
ことは明らかである。
〈発明の効果〉
以」二のように本発明は、低消費電流性を４１ｆｉ Ｊ
’、’ｊ して、かつ、ノイズの発生ずる状況下に′ｌ
ｌｊいて誤動作を防止するイＪ°用なＩ２Ｌ回路が提供
でさる。］
’、’ｊ して、かつ、ノイズの発生ずる状況下に′ｌ
ｌｊいて誤動作を防止するイＪ°用なＩ２Ｌ回路が提供
でさる。］
図面は本発明の一実施例を示す回路図である。
１、・・・第１の系列、２・・・第２の系列、３・４・
・・電源インジェクター、Ｑ１〜Ｑ＋ｏ・・・Ｉ・ラン
リスタ、Ｒ１−Ｒ４・・・抵抗。
・・電源インジェクター、Ｑ１〜Ｑ＋ｏ・・・Ｉ・ラン
リスタ、Ｒ１−Ｒ４・・・抵抗。
Claims (1)
- １、Ｉ Ｌ回路を電源インジェクターを含め常時動作す
る第１の系列と、一時的に動作する第２の系列に分け、
前記第２の系列が動作するとき、これを検出して前記第
１の系列の電源インジェクターに流れる電流を増加させ
る手段を備えてなることを特徴とするｌ２Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193082A JPS6084014A (ja) | 1983-10-14 | 1983-10-14 | Ｉ↑２ｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193082A JPS6084014A (ja) | 1983-10-14 | 1983-10-14 | Ｉ↑２ｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084014A true JPS6084014A (ja) | 1985-05-13 |
Family
ID=16301919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193082A Pending JPS6084014A (ja) | 1983-10-14 | 1983-10-14 | Ｉ↑２ｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084014A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243348A (en) * | 1975-10-01 | 1977-04-05 | Matsushita Electric Works Ltd | Current injecting type integrated circuit |
| JPS55100748A (en) * | 1979-01-29 | 1980-07-31 | Nec Corp | Signal connection system |
-
1983
- 1983-10-14 JP JP58193082A patent/JPS6084014A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243348A (en) * | 1975-10-01 | 1977-04-05 | Matsushita Electric Works Ltd | Current injecting type integrated circuit |
| JPS55100748A (en) * | 1979-01-29 | 1980-07-31 | Nec Corp | Signal connection system |
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