JPH0451093B2 - - Google Patents
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- JPH0451093B2 JPH0451093B2 JP59241563A JP24156384A JPH0451093B2 JP H0451093 B2 JPH0451093 B2 JP H0451093B2 JP 59241563 A JP59241563 A JP 59241563A JP 24156384 A JP24156384 A JP 24156384A JP H0451093 B2 JPH0451093 B2 JP H0451093B2
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- Japan
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- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
発明の背景
本発明は、一般に電力用マルチプレクサ・スイ
ツチの分野に関する。特に、本発明は供給電圧線
（VDD線）もしくは待機電圧線（VSTB線）を、マイ
クロコンピユータ（MCU）・ランダムアクセス記
憶装置（RAM）に待機電力を供給する特殊用途
の出力電圧線（Vput線）に交互に結合する回路に
特徴を有する電力用マルチプレクサ・スイツチに
関する。
ツチの分野に関する。特に、本発明は供給電圧線
（VDD線）もしくは待機電圧線（VSTB線）を、マイ
クロコンピユータ（MCU）・ランダムアクセス記
憶装置（RAM）に待機電力を供給する特殊用途
の出力電圧線（Vput線）に交互に結合する回路に
特徴を有する電力用マルチプレクサ・スイツチに
関する。
先行技術
ある種のマイクロコンピユータ応用において、
デバイスの動作が正規モードもしくは待機モード
にあることが望ましい。前者の例においては、
略々5VのVDDの電源はそのオン・チツプRAMを
含むマイクロコンピユータに印加される。後者の
例においては、供給電圧がスイツチ遮断される
と、それは0Vの電位（VSS）になつて、それから
RAMのデータの保全状態を確実にするために、
待機電力が直ちに印加されることが必要となるで
あろう。
デバイスの動作が正規モードもしくは待機モード
にあることが望ましい。前者の例においては、
略々5VのVDDの電源はそのオン・チツプRAMを
含むマイクロコンピユータに印加される。後者の
例においては、供給電圧がスイツチ遮断される
と、それは0Vの電位（VSS）になつて、それから
RAMのデータの保全状態を確実にするために、
待機電力が直ちに印加されることが必要となるで
あろう。
これまでマイクロコンピユータRAMのような
集積回路に待機電力源を供給するために容易に実
施し得る手段は存在しなかつたし、このようなデ
バイスは、従つて、VDDの一定電源もしくは電力
増加（power up）時にそのオン・チツプRAM
を再プログラムさせることが必要であつた。電力
増加および電力降下（power down）中にRAM
の保全を得るシステムはGunter氏等によつて発
明され、本発明の譲受け人に譲渡された米国特許
第4145761号明細書に記載されている。
集積回路に待機電力源を供給するために容易に実
施し得る手段は存在しなかつたし、このようなデ
バイスは、従つて、VDDの一定電源もしくは電力
増加（power up）時にそのオン・チツプRAM
を再プログラムさせることが必要であつた。電力
増加および電力降下（power down）中にRAM
の保全を得るシステムはGunter氏等によつて発
明され、本発明の譲受け人に譲渡された米国特許
第4145761号明細書に記載されている。
発明の要約
従つて、本発明の目的とする所は改良された電
力マルチプレクサ・スイツチを提供することにあ
る。
力マルチプレクサ・スイツチを提供することにあ
る。
更に本発明の目的とする所は、待機電力の電源
を、マイクロコンピユータRAMのような集積回
路に与えるようにする改良された電力マルチプレ
クサ・スイツチを提供することにある。
を、マイクロコンピユータRAMのような集積回
路に与えるようにする改良された電力マルチプレ
クサ・スイツチを提供することにある。
上記および他の目的の達成されるのは、供給も
しくは待機電圧線を、中間ノードを共通電圧線に
結合する第１のスイツチング手段を具備する出力
電圧線に交互に結合させる電力マルチプレクサ・
スイツチが得られる場合である。第２のスイツチ
ング手段は、供給電圧線を出力電圧線に結合させ
る第１のスイツチング手段に応答している。中間
ノードに接続された第３および第４ののスイツチ
ング手段は、待機電圧線上の電圧が供給電圧線上
の電圧を超える場合に、待機電圧線を出力電圧線
に結合させる。
しくは待機電圧線を、中間ノードを共通電圧線に
結合する第１のスイツチング手段を具備する出力
電圧線に交互に結合させる電力マルチプレクサ・
スイツチが得られる場合である。第２のスイツチ
ング手段は、供給電圧線を出力電圧線に結合させ
る第１のスイツチング手段に応答している。中間
ノードに接続された第３および第４ののスイツチ
ング手段は、待機電圧線上の電圧が供給電圧線上
の電圧を超える場合に、待機電圧線を出力電圧線
に結合させる。
発明の構成
本発明の構成は下記に示す通りである。即ち、
本発明は、供給電圧（VDD）線２０もしくは、待
機電圧（VSTB）線２２を交互に出力電圧（Vput）
線２６に結合する電力用マルチプレクサ・スイツ
チ１０において、 前記供給電圧（VDD）線２０によつて制御さ
れ、中間ノード２４を共通電圧（VSS）線に結合
する第１スイツチング手段１２と、 前記中間ノード２４によつて制御され、前記供
給電圧（VDD）線２０を前記出力電圧（Vput）線
２６に結合する第２スイツチング手段１４と、 前記供給電圧（VDD）線２０によつて制御され
る第３スイツチング手段１６および第４スイツチ
ング手段１８であつて、前記待機電圧（VSTB）線
２２と前記出力電圧（Vput）線２６との間に、前
記第３スイツチング手段１６および第４スイツチ
ング手段１８の連結点で前記中間ノード２４と直
列に接続され、前記待機電圧（VSTB）線２２上の
電圧が前記供給電圧（VDD）線２０上の電圧を超
える場合に前記待機電圧（VSTB）線２２を前記出
力電圧（Vput）線２６に結合する第３スイツチン
グ手段１６および第４のスイツチング手段１８と
を、具備することを特徴とする電力用マルチプレ
クサ・スイツチ１０としての構成を有するもので
あり、或いはまた、供給電圧（VDD）線２０もし
くは待機電圧（VSTB）線２２を交互に出力電圧
（Vput）線２６に結合する電力用マルチプレク
サ・スイツチ１０において、 第１のソース、ドレインおよびゲート端子を有
し、前記第１のゲート端子は前記供給電圧
（VDD）線２０に接続され、前記第１のソース端
子は共通電圧（VSS）線に接続され、かつ前記第
１のドレイン端子は中間ノード２４を限定する第
１のスイツチング・デバイス１２と、 第２のソース、ドレインとゲート端子とを有
し、前記第２のソース端子は前記供給電圧
（VDD）線２０に接続され、前記第２のドレイン
端子は出力電圧（Vput）線２６に接続され、かつ
前記第２のゲート端子は前記中間ノード２４に接
続される第２のスイツチング・デバイス１４と、 それぞれ第３および第４のソース、ドレインお
よびゲート端子を有し、前記第３のソース端子は
前記待機電圧（VSTB）線２２に接続され、前記第
４のドレイン端子は前記出力電圧（Vput）線２６
に接続され、前記第３と第４のゲート端子は前記
供給電圧（VDD）線２０に接続され、かつ前記第
３のドレイン端子と第４のソース端子とは前記中
間ノードに接続される、第３および第４の直列接
続スイツチング・デバイス１６，１８、 とを具備することを特徴とする電力用マルチプレ
クサ・スイツチ１０としての構成を有するもので
ある。
本発明は、供給電圧（VDD）線２０もしくは、待
機電圧（VSTB）線２２を交互に出力電圧（Vput）
線２６に結合する電力用マルチプレクサ・スイツ
チ１０において、 前記供給電圧（VDD）線２０によつて制御さ
れ、中間ノード２４を共通電圧（VSS）線に結合
する第１スイツチング手段１２と、 前記中間ノード２４によつて制御され、前記供
給電圧（VDD）線２０を前記出力電圧（Vput）線
２６に結合する第２スイツチング手段１４と、 前記供給電圧（VDD）線２０によつて制御され
る第３スイツチング手段１６および第４スイツチ
ング手段１８であつて、前記待機電圧（VSTB）線
２２と前記出力電圧（Vput）線２６との間に、前
記第３スイツチング手段１６および第４スイツチ
ング手段１８の連結点で前記中間ノード２４と直
列に接続され、前記待機電圧（VSTB）線２２上の
電圧が前記供給電圧（VDD）線２０上の電圧を超
える場合に前記待機電圧（VSTB）線２２を前記出
力電圧（Vput）線２６に結合する第３スイツチン
グ手段１６および第４のスイツチング手段１８と
を、具備することを特徴とする電力用マルチプレ
クサ・スイツチ１０としての構成を有するもので
あり、或いはまた、供給電圧（VDD）線２０もし
くは待機電圧（VSTB）線２２を交互に出力電圧
（Vput）線２６に結合する電力用マルチプレク
サ・スイツチ１０において、 第１のソース、ドレインおよびゲート端子を有
し、前記第１のゲート端子は前記供給電圧
（VDD）線２０に接続され、前記第１のソース端
子は共通電圧（VSS）線に接続され、かつ前記第
１のドレイン端子は中間ノード２４を限定する第
１のスイツチング・デバイス１２と、 第２のソース、ドレインとゲート端子とを有
し、前記第２のソース端子は前記供給電圧
（VDD）線２０に接続され、前記第２のドレイン
端子は出力電圧（Vput）線２６に接続され、かつ
前記第２のゲート端子は前記中間ノード２４に接
続される第２のスイツチング・デバイス１４と、 それぞれ第３および第４のソース、ドレインお
よびゲート端子を有し、前記第３のソース端子は
前記待機電圧（VSTB）線２２に接続され、前記第
４のドレイン端子は前記出力電圧（Vput）線２６
に接続され、前記第３と第４のゲート端子は前記
供給電圧（VDD）線２０に接続され、かつ前記第
３のドレイン端子と第４のソース端子とは前記中
間ノードに接続される、第３および第４の直列接
続スイツチング・デバイス１６，１８、 とを具備することを特徴とする電力用マルチプレ
クサ・スイツチ１０としての構成を有するもので
ある。
好ましい実施例の説明
第１図を参照すれば、本発明に係る電力用マル
チプレクサ・スイツチ１０が図示されている。電
力用マルチプレクサ・スイツチ１０は、付属部分
において、供給電圧線（VDD線）２０もしくは待
機電圧線（VSTB線）２２を出力電圧線（Vput線）
２６に交互に結合せさるスイツチ用デバイスを具
備している。
チプレクサ・スイツチ１０が図示されている。電
力用マルチプレクサ・スイツチ１０は、付属部分
において、供給電圧線（VDD線）２０もしくは待
機電圧線（VSTB線）２２を出力電圧線（Vput線）
２６に交互に結合せさるスイツチ用デバイスを具
備している。
Ｎ−チヤンネル・トランジスタ１２はそのソー
ス端子を供給電圧線（VSS線）に接続させている。
Ｎ−チヤンネル・トランジスタ１２のゲート端子
は供給電圧線（VDD線）２０の線路に接続されて
いる。Ｎ−チヤンネル・トランジスタ１２のドレ
イン端子は中間ノード２４を限定している。Ｐ−
チヤンネル・トランジスタ１４はそのソース端子
を供給電圧線（VDD線）２０に接続させ、そのド
レイン端子を出力電圧線（Vput線）２６に接続さ
せている。Ｐ−チヤンネル・トランジスタ１４の
ゲート端子は中間ノード２４に接続されている。
ス端子を供給電圧線（VSS線）に接続させている。
Ｎ−チヤンネル・トランジスタ１２のゲート端子
は供給電圧線（VDD線）２０の線路に接続されて
いる。Ｎ−チヤンネル・トランジスタ１２のドレ
イン端子は中間ノード２４を限定している。Ｐ−
チヤンネル・トランジスタ１４はそのソース端子
を供給電圧線（VDD線）２０に接続させ、そのド
レイン端子を出力電圧線（Vput線）２６に接続さ
せている。Ｐ−チヤンネル・トランジスタ１４の
ゲート端子は中間ノード２４に接続されている。
直列接続のＰ−チヤンネル・トランジスタ１６
及び１８は待機電圧線（VSTB線）２２を出力電圧
線（Vput線）２６に結合させている。Ｐ−チヤン
ネル・トランジスタ１６はそのソース端子を待機
電圧線（VSTB線）２２に接続させ、かつそのドレ
イン端子をＰ−チヤンネル・トランジスタ１８の
ソース端子に接続させ、このＰ−チヤンネル・ト
ランジスタ１８は順次そのドレイン端子を出力電
圧線（Vput線）２６に接続させている。Ｐ−チヤ
ンネル・トランジスタ１６及び１８のそれぞれの
ゲート端子は供給電圧線（VDD線）２０に接続さ
れている。Ｐ−チヤンネル・トランジスタ１６の
ドレイン端子とＰ−チヤンネル・トランジスタ１
８のソース端子とは中間ノード２４に接続されて
いる。
及び１８は待機電圧線（VSTB線）２２を出力電圧
線（Vput線）２６に結合させている。Ｐ−チヤン
ネル・トランジスタ１６はそのソース端子を待機
電圧線（VSTB線）２２に接続させ、かつそのドレ
イン端子をＰ−チヤンネル・トランジスタ１８の
ソース端子に接続させ、このＰ−チヤンネル・ト
ランジスタ１８は順次そのドレイン端子を出力電
圧線（Vput線）２６に接続させている。Ｐ−チヤ
ンネル・トランジスタ１６及び１８のそれぞれの
ゲート端子は供給電圧線（VDD線）２０に接続さ
れている。Ｐ−チヤンネル・トランジスタ１６の
ドレイン端子とＰ−チヤンネル・トランジスタ１
８のソース端子とは中間ノード２４に接続されて
いる。
電力用マルチプレクサ・スイツチ１０は、電力
が正規モードもしくは待機モードで使用される回
路に適用することができる。「正規」の動作モー
ドにおいて、回路は供給電圧VDDの電源をオフ状
態にして動作することになる。供給電圧VDDの電
源が閉止状態になると、即ち共通電圧VSSに対し
て、待機電源は、供給電圧線（VDD線）２０上の
電圧が5.0Vから近似的に3.5−4.0Vもしくは近似
的に待機電圧VSTB以下のＰ−チヤンネル・トラン
ジスタのしきい値電圧まで低下する前に自動的に
スイツチが入れられる。従つて、出力電圧線
（Vput線）２６上に現われる電圧は近似的に3.25V
以下には低下しない。電力用マルチプレクサ・ス
イツチ１０を集積回路で実現する場合において
は、供給電圧VDDの電源がチツプ全体に供給され
る場合、待機電圧線（VSTB線）２２の状態は、集
積回路基板から電流を引き出すことによつてラツ
チアツプ条件を引き起こす可能性のある共通電圧
VSS以下にならない限り、全く関係のないものと
なる。
が正規モードもしくは待機モードで使用される回
路に適用することができる。「正規」の動作モー
ドにおいて、回路は供給電圧VDDの電源をオフ状
態にして動作することになる。供給電圧VDDの電
源が閉止状態になると、即ち共通電圧VSSに対し
て、待機電源は、供給電圧線（VDD線）２０上の
電圧が5.0Vから近似的に3.5−4.0Vもしくは近似
的に待機電圧VSTB以下のＰ−チヤンネル・トラン
ジスタのしきい値電圧まで低下する前に自動的に
スイツチが入れられる。従つて、出力電圧線
（Vput線）２６上に現われる電圧は近似的に3.25V
以下には低下しない。電力用マルチプレクサ・ス
イツチ１０を集積回路で実現する場合において
は、供給電圧VDDの電源がチツプ全体に供給され
る場合、待機電圧線（VSTB線）２２の状態は、集
積回路基板から電流を引き出すことによつてラツ
チアツプ条件を引き起こす可能性のある共通電圧
VSS以下にならない限り、全く関係のないものと
なる。
供給電圧VDDが供給される場合
供給電圧線（VDD線）２０上の電圧が高い場
合、Ｎ−チヤンネル・トランジスタ１２はオンと
なり、Ｐ−チヤンネル・トランジスタ１４のゲー
トは共通電圧VSSに引張られる。その結果、その
Ｐ−チヤンネル・トランジスタ１４はオンとな
り、それによつて、出力電圧線（Vput線）２６に
接続された待機回路（standby circuit）に対し
て供給電圧VDDで電力が与えられる。供給電圧線
（VDD線）２０上の電圧が高ければ、Ｐ−チヤン
ネル・トランジスタ１６及び１８はターンオフさ
れることになり、出力電圧線（Vput線）２６にお
いて電力を与えられた回路から待機電圧線（VSTB
線）２２を絶縁させることになる。
合、Ｎ−チヤンネル・トランジスタ１２はオンと
なり、Ｐ−チヤンネル・トランジスタ１４のゲー
トは共通電圧VSSに引張られる。その結果、その
Ｐ−チヤンネル・トランジスタ１４はオンとな
り、それによつて、出力電圧線（Vput線）２６に
接続された待機回路（standby circuit）に対し
て供給電圧VDDで電力が与えられる。供給電圧線
（VDD線）２０上の電圧が高ければ、Ｐ−チヤン
ネル・トランジスタ１６及び１８はターンオフさ
れることになり、出力電圧線（Vput線）２６にお
いて電力を与えられた回路から待機電圧線（VSTB
線）２２を絶縁させることになる。
待機電圧VSTBが供給される場合
動作が待機モードに入ると、供給電圧線（VDD
線）２０上の電圧は低くなり、Ｎ−チヤンネル・
トランジスタ１２をターンオフし、順次Ｐ−チヤ
ンネル・トランジスタ１６及び１８をターンオン
する。Ｐ−チヤンネル・トランジスタ１６及び１
８がターンオンすると、待機電圧線（VSTB線）２
２は出力電圧線（Vput線）２６に印加された待機
電圧から生ずる電流は、Ｐ−チヤンネル・トラン
ジスタ１４のゲートを充電して、そのＰ−チヤン
ネル・トランジスタ１４をターンオフする。Ｐ−
チヤンネル・トランジスタ１６及び１８はそれか
らターンオンし、出力電圧線（Vput線）２６に接
続された待機時の回路に対し電流を供給する。
線）２０上の電圧は低くなり、Ｎ−チヤンネル・
トランジスタ１２をターンオフし、順次Ｐ−チヤ
ンネル・トランジスタ１６及び１８をターンオン
する。Ｐ−チヤンネル・トランジスタ１６及び１
８がターンオンすると、待機電圧線（VSTB線）２
２は出力電圧線（Vput線）２６に印加された待機
電圧から生ずる電流は、Ｐ−チヤンネル・トラン
ジスタ１４のゲートを充電して、そのＰ−チヤン
ネル・トランジスタ１４をターンオフする。Ｐ−
チヤンネル・トランジスタ１６及び１８はそれか
らターンオンし、出力電圧線（Vput線）２６に接
続された待機時の回路に対し電流を供給する。
付加的に今度は第２図を参照すれば、第１図に
関して上記したものと同様の構造が同様に番号を
つけられ、その上記の説明はこの第２図の説明と
して十分満足させるであろう。Ｐ−チヤンネル・
トランジスタ１４及び１８は、出力電圧線（Vput
線）２６上に現われる電圧から付勢されたＰ基板
内の共通Ｎ−ウエル内で確立される。この配列を
用いれば、待機回路用の電力を供給するＰ−チヤ
ンネル・デバイス用のＮ−ウエルは常に付勢され
ることになる。このウエル用のN+ガードリング
（guard ring）２８はまた出力電圧線（Vput線）
２６上の電圧から付勢される。図示の如く、Ｐ−
チヤンネル・トランジスタ１６用のＮ−ウエルは
待機電圧線（VSTB線）２２上の電圧から付勢され
る。
関して上記したものと同様の構造が同様に番号を
つけられ、その上記の説明はこの第２図の説明と
して十分満足させるであろう。Ｐ−チヤンネル・
トランジスタ１４及び１８は、出力電圧線（Vput
線）２６上に現われる電圧から付勢されたＰ基板
内の共通Ｎ−ウエル内で確立される。この配列を
用いれば、待機回路用の電力を供給するＰ−チヤ
ンネル・デバイス用のＮ−ウエルは常に付勢され
ることになる。このウエル用のN+ガードリング
（guard ring）２８はまた出力電圧線（Vput線）
２６上の電圧から付勢される。図示の如く、Ｐ−
チヤンネル・トランジスタ１６用のＮ−ウエルは
待機電圧線（VSTB線）２２上の電圧から付勢され
る。
上記の実施例において、Ｐ−チヤンネル・トラ
ンジスタ１４，１６および１８は、約500／３の
幅／長さ比（Ｗ／Ｌ比）を有するＰ−チヤンネ
ル・デバイスである。Ｎ−チヤンネル・トランジ
スタ１２は、約８／40の幅／長さ比（Ｗ／Ｌ比）
を有するＮ−チヤンネル・エンハンスメント型デ
バイスである。
ンジスタ１４，１６および１８は、約500／３の
幅／長さ比（Ｗ／Ｌ比）を有するＰ−チヤンネ
ル・デバイスである。Ｎ−チヤンネル・トランジ
スタ１２は、約８／40の幅／長さ比（Ｗ／Ｌ比）
を有するＮ−チヤンネル・エンハンスメント型デ
バイスである。
発明の効果
従つて、今までに得られたものは、待機用電源
をMCU RAMのような集積回路の一部分に与え
るのに使用し得る改良された電力用マルチプレク
サ（多重変換装置）・スイツチである。本発明の
電力用マルチプレクサ・スイツチを使用すること
により、MCU RAMの如き集積回路の一部分に
対する待機用電源は、その供給電圧源をスイツ
チ・オフする時に、直ちに適用されることにな
る。本発明の電力用マルチプレクサ・スイツチ
は、最小の部品点数と最小のオン−チツプ領域を
用いるMCU（マイクロコンピユータ）の如き集積
回路とともに容易に集積化することができよう。
をMCU RAMのような集積回路の一部分に与え
るのに使用し得る改良された電力用マルチプレク
サ（多重変換装置）・スイツチである。本発明の
電力用マルチプレクサ・スイツチを使用すること
により、MCU RAMの如き集積回路の一部分に
対する待機用電源は、その供給電圧源をスイツ
チ・オフする時に、直ちに適用されることにな
る。本発明の電力用マルチプレクサ・スイツチ
は、最小の部品点数と最小のオン−チツプ領域を
用いるMCU（マイクロコンピユータ）の如き集積
回路とともに容易に集積化することができよう。
特定の装置に関連して、本発明の原理は上記の
如く説明されたけれども、この説明は実施例を示
すことによつて例としてのみ開示されたものであ
つて、本発明の特許請求の範囲を制限するもので
はないことが明瞭に理解され得るであろう。
如く説明されたけれども、この説明は実施例を示
すことによつて例としてのみ開示されたものであ
つて、本発明の特許請求の範囲を制限するもので
はないことが明瞭に理解され得るであろう。
第１図は本発明に係る容易に集積可能な電力用
マルチプレクサ・スイツチの簡単な概略図であ
る。第２図は、第１図の電力用マルチプレクサ・
スイツチの集積化構成の簡単な断面構造図であ
る。 １０……電力用マルチプレクサ・スイツチ、１
２……Ｎ−チヤンネル・トランジスタ（第１スイ
ツチング手段）、１４……Ｐ−チヤンネル・トラ
ンジスタ（第２スイツチング手段）、１６，１８
……Ｐ−チヤンネル・トランジスタ（第３、第４
スイツチング手段）、２０……VDD線（供給電圧
線）、２２……VSTB線（待機電圧線）、２４……中
間ノード、２６……Vput線（出力電圧線）、２８
……N+ガードリング、VSS……共通電圧（接地）。
マルチプレクサ・スイツチの簡単な概略図であ
る。第２図は、第１図の電力用マルチプレクサ・
スイツチの集積化構成の簡単な断面構造図であ
る。 １０……電力用マルチプレクサ・スイツチ、１
２……Ｎ−チヤンネル・トランジスタ（第１スイ
ツチング手段）、１４……Ｐ−チヤンネル・トラ
ンジスタ（第２スイツチング手段）、１６，１８
……Ｐ−チヤンネル・トランジスタ（第３、第４
スイツチング手段）、２０……VDD線（供給電圧
線）、２２……VSTB線（待機電圧線）、２４……中
間ノード、２６……Vput線（出力電圧線）、２８
……N+ガードリング、VSS……共通電圧（接地）。
Claims (1)
- 【特許請求の範囲】 １ 供給電圧線もしくは、待機電圧線を交互に出
力電圧線に結合するマルチプレクサ・スイツチに
おいて、 前記供給電圧線によつて制御され、中間ノード
を共通電圧線に結合する第１スイツチング手段
と、 前記中間ノードによつて制御され、前記供給電
圧線を前記出力電圧線に結合する第２スイツチン
グ手段と、 前記供給電圧線によつて制御される第３スイツ
チング手段および第４スイツチング手段であつ
て、前記待機電圧線と前記出力電圧線との間に、
前記第３スイツチング手段および第４スイツチン
グ手段の連結点で前記中間ノードと直列に接続さ
れ、前記待機電圧線上の電圧が前記供給電圧線上
の電圧を超える場合に前記待機電圧線を前記出力
電圧線に結合する第３スイツチング手段および第
４スイツチング手段とを、具備することを特徴と
する電力用マルチプレクサ・スイツチ。 ２ 供給電圧線もしくは待機電圧線を交互に出力
電圧線に結合する電力用マルチプレクサ・スイツ
チにおいて、 第１のソース、ドレインおよびゲート端子を有
し、前記第１のゲート端子は前記供給電圧線に接
続され、前記第１のソース端子は共通電圧線に接
続され、かつ前記第１のドレイン端子は中間ノー
ドを限定する第１のスイツチング・デバイスと、 第２のソース、ドレインとゲート端子とを有
し、前記第２のソース端子は前記供給電圧線に接
続され、前記第２のドレイン端子は出力電圧線に
接続され、かつ前記第２のゲート端子は前記中間
ノードに接続される第２のスイツチング・デバイ
スと、 それぞれ第３および第４のソース、ドレインお
よびゲート端子を有し、前記第３のソース端子は
前記待機電圧線に接続され、前記第４のドレイン
端子は前記出力電圧線に接続され、前記第３と第
４のゲート端子は前記供給電圧線に接続され、か
つ前記第３のドレイン端子と第４のソース端子と
は前記電圧ノードに接続される第３および第４の
直列接続スイツチング・デバイス、 とを具備することを特徴とする電力用マルチプレ
クサ・スイツチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US552933 | 1983-11-17 | ||
| US06/552,933 US4556804A (en) | 1983-11-17 | 1983-11-17 | Power multiplexer switch and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120420A JPS60120420A (ja) | 1985-06-27 |
| JPH0451093B2 true JPH0451093B2 (ja) | 1992-08-18 |
Family
ID=24207412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241563A Granted JPS60120420A (ja) | 1983-11-17 | 1984-11-15 | 電力用マルチプレクサ・スイツチ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4556804A (ja) |
| JP (1) | JPS60120420A (ja) |
| KR (1) | KR930001745B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686388A (en) * | 1985-03-12 | 1987-08-11 | Pitney Bowes Inc. | Integrated circuit substrate bias selection circuit |
| JP2628631B2 (ja) * | 1986-04-09 | 1997-07-09 | アポロ精工株式会社 | ワイヤストリツパー装置及びこれを用いた自動配線装置 |
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| US6859074B2 (en) * | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US7138836B2 (en) * | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
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|---|---|---|---|---|
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| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| US4295176A (en) * | 1979-09-04 | 1981-10-13 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit protection arrangement |
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| US4384350A (en) * | 1980-11-03 | 1983-05-17 | Fairchild Camera & Instrument Corp. | MOS Battery backup controller for microcomputer random access memory |
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| US4513212A (en) * | 1982-07-22 | 1985-04-23 | Electronics Pty. Ltd. | Automatic P-well clamping for CMOS integrated circuit |
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-
1983
- 1983-11-17 US US06/552,933 patent/US4556804A/en not_active Expired - Lifetime
-
1984
- 1984-11-15 JP JP59241563A patent/JPS60120420A/ja active Granted
- 1984-11-16 KR KR1019840007193A patent/KR930001745B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60120420A (ja) | 1985-06-27 |
| KR930001745B1 (ko) | 1993-03-12 |
| US4556804A (en) | 1985-12-03 |
| KR850003645A (ko) | 1985-06-20 |
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