JPS606546B2 - ハイブリッドｉｃの製造方法 - Google Patents
ハイブリッドｉｃの製造方法Info
- Publication number
- JPS606546B2 JPS606546B2 JP55004734A JP473480A JPS606546B2 JP S606546 B2 JPS606546 B2 JP S606546B2 JP 55004734 A JP55004734 A JP 55004734A JP 473480 A JP473480 A JP 473480A JP S606546 B2 JPS606546 B2 JP S606546B2
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- JP
- Japan
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- layer
- forming
- resist
- mask
- film
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- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
- H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
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Description
【発明の詳細な説明】
本発明はガラス、セラミック等の絶縁基板上に電子回路
を形成する製造工程に適用して有効なハイブリッドＩＣ
（ｌｎｔｅｇａｔｅｄＣｉｒｃｕｉｔの略）の製造方法
に関す。
を形成する製造工程に適用して有効なハイブリッドＩＣ
（ｌｎｔｅｇａｔｅｄＣｉｒｃｕｉｔの略）の製造方法
に関す。
ハイブリッドＩＣは電子回路に所要とする導体パターン
、抵抗素子およびコンデンサが薄膜生成技術により絶黍
毅基板上に高密度に構成され、又前記導体パターンには
個別の半導体チップ等を接続して多機能の回路が比較的
安価に実現できることから広い需要がある。
、抵抗素子およびコンデンサが薄膜生成技術により絶黍
毅基板上に高密度に構成され、又前記導体パターンには
個別の半導体チップ等を接続して多機能の回路が比較的
安価に実現できることから広い需要がある。
本発明は絶縁基板上にタンタル（Ｔａ）抵抗薄膜を形成
するに当り、形成工程の簡略化を意図してなされたもの
である。
するに当り、形成工程の簡略化を意図してなされたもの
である。
第１図は従来の前記抵抗素子を示す平面図、又第２図は
その製造プロセス説明の断面図である。
その製造プロセス説明の断面図である。
即ち、第１図は絶縁基板上に島状に形成された抵抗素子
１とこれに付たし、する素子電極２並びに２′とを示す
。電極２と２′と抵抗素子１との間にはダンベル部と呼
ばれ素子端部導体抵抗を下げる導体部３が設けられる。
この製造工程の概要を第２図のプロセス図に従がし、説
明する。第２図において、第１の工程は絶縁基板４の全
面に例えばタンタル（Ｔａ）等の薄膜（抵抗金属膜の素
膜である）をスパッタリング又は蒸着等して生成する（
同図ａ）。
１とこれに付たし、する素子電極２並びに２′とを示す
。電極２と２′と抵抗素子１との間にはダンベル部と呼
ばれ素子端部導体抵抗を下げる導体部３が設けられる。
この製造工程の概要を第２図のプロセス図に従がし、説
明する。第２図において、第１の工程は絶縁基板４の全
面に例えばタンタル（Ｔａ）等の薄膜（抵抗金属膜の素
膜である）をスパッタリング又は蒸着等して生成する（
同図ａ）。
次工程は第１次レジスト付着６工程で、基板上Ｔａ抵抗
素子形成箇所１を残しレジスト塗着がされた（同図ｂ）
のち、化成工程により露出のＴａ膜に陽極酸化処理がな
され陽極酸化膜７が形成される（同図ｃ）。続いて前記
Ｔａ膜表面（含む化成処理面）の全面にわたりニッケル
・クローム（Ｎｉ−Ｃｒ）薄膜８と金（Ａｕ）薄膜９が
順次生成される（同図ｄ）。次いで第２次レジスト塗着
工程で第１図の電極２並びに２′部以外の面をレジスト
層１０で覆う（同図ｅ）。これに続き、金（Ａｕ）めつ
き、ニッケル（Ｎｉ）めつきを行った後、前記レジスト
層１０を除去し、リフトオフによりＡｕめつき層１１並
びにＮｉめつき層１２が選択的に生成される（同図ｆ）
。次工程では前記Ｎｉめつき層畳２を保護マスクとして
前記Ａｕ薄膜９を選択的にエッチング除去し、しかる後
Ｎｉめつき層１２をエッチング除去する。
素子形成箇所１を残しレジスト塗着がされた（同図ｂ）
のち、化成工程により露出のＴａ膜に陽極酸化処理がな
され陽極酸化膜７が形成される（同図ｃ）。続いて前記
Ｔａ膜表面（含む化成処理面）の全面にわたりニッケル
・クローム（Ｎｉ−Ｃｒ）薄膜８と金（Ａｕ）薄膜９が
順次生成される（同図ｄ）。次いで第２次レジスト塗着
工程で第１図の電極２並びに２′部以外の面をレジスト
層１０で覆う（同図ｅ）。これに続き、金（Ａｕ）めつ
き、ニッケル（Ｎｉ）めつきを行った後、前記レジスト
層１０を除去し、リフトオフによりＡｕめつき層１１並
びにＮｉめつき層１２が選択的に生成される（同図ｆ）
。次工程では前記Ｎｉめつき層畳２を保護マスクとして
前記Ａｕ薄膜９を選択的にエッチング除去し、しかる後
Ｎｉめつき層１２をエッチング除去する。
次にＡｕめつき層亀８を保護マスクとしてＮｉ−Ｃｒ薄
膜８を同様除去（図示状態）する（同図ｇ）。しかる後
、同図に破線で示す如くレジスト層１３を形成（第３次
レジスト塗着工程）し、これをマスクとしてエッチング
を行い、ダンベル部Ｔａ膜以外の図示１４のＴａ膜をエ
ッチング除去する（同図ｈ）。以上の工程により形成さ
れたＴａ抵抗素子（第１図）はその電極２と２′の表面
はＡｕめつき面を形成しており、例えば半導体チップ亀
５を接続するにも好都合な状態となっている。
膜８を同様除去（図示状態）する（同図ｇ）。しかる後
、同図に破線で示す如くレジスト層１３を形成（第３次
レジスト塗着工程）し、これをマスクとしてエッチング
を行い、ダンベル部Ｔａ膜以外の図示１４のＴａ膜をエ
ッチング除去する（同図ｈ）。以上の工程により形成さ
れたＴａ抵抗素子（第１図）はその電極２と２′の表面
はＡｕめつき面を形成しており、例えば半導体チップ亀
５を接続するにも好都合な状態となっている。
しかしながら図示のダンベル部導体形成部３は膿生成パ
ターンの誤差等をさげるため設けたもので、抵抗素子の
端部導体抵抗を下げるためには不要であるに拘らず、前
記第３次レジスト塗着工程を必要としていた。
ターンの誤差等をさげるため設けたもので、抵抗素子の
端部導体抵抗を下げるためには不要であるに拘らず、前
記第３次レジスト塗着工程を必要としていた。
本発明は前記不都合なしジスト塗着工程を除去するにあ
る。
る。
その特徴とするところは絶泰粛基板上に陽極酸化可能な
金属を生成し所要部分に化成皮膜を形成した後、これら
を覆って電極金属層を形成し、次いで前記電極金属層上
に選択的にマスク層を形成し、然るのち前記マスク層を
用いて前記電極金属を選択的にエッチング除去して抵抗
素子を形成するに当り、前記マスク層を前記化成皮膜上
に重畳して配設形成して前記エッチング処理を行なうこ
とにある。
金属を生成し所要部分に化成皮膜を形成した後、これら
を覆って電極金属層を形成し、次いで前記電極金属層上
に選択的にマスク層を形成し、然るのち前記マスク層を
用いて前記電極金属を選択的にエッチング除去して抵抗
素子を形成するに当り、前記マスク層を前記化成皮膜上
に重畳して配設形成して前記エッチング処理を行なうこ
とにある。
以下本発明の実施例を示す第３図と第４図とによりこれ
を説明する。
を説明する。
第３図は絶秦菱基板上に形成された抵抗素子１及び素子
端部の電極２と２′の状態を示す平面図「第４図は第３
図の素子製造プロセス説明用の断面図である。第４図に
おいて、絶縁基板４の面にＴａ薄膜５の所要部面を電解
化成し陽極酸化層７を生成する工程、更にこれに続きＮ
ｉ−Ｃｒ層８とＡｕ層９を形成する工程は前記従来と同
一の工程である（同図ａ〜ｄ）。
端部の電極２と２′の状態を示す平面図「第４図は第３
図の素子製造プロセス説明用の断面図である。第４図に
おいて、絶縁基板４の面にＴａ薄膜５の所要部面を電解
化成し陽極酸化層７を生成する工程、更にこれに続きＮ
ｉ−Ｃｒ層８とＡｕ層９を形成する工程は前記従来と同
一の工程である（同図ａ〜ｄ）。
次工程はめつきマスクとしてのレジスト剤塗着工程であ
る。
る。
即ち「Ｔａ抵抗素子の電極２，２′（第３図参照）の導
電層積層の前工程であるが、このさし、中央塗着しジス
ト１０′の中を前記陽極酸化層７の中と同じとするかも
し〈は狭小中として塗着せしめる（同図ｅ）。次いでＡ
ｕめつき並びにＮｉめつきを施した後、前記レジスト層
１０，１０′を除去し、リフトオフにより選択的めつき
層１１（Ａｕ層）並びにめつき層１２（Ｎｉ層）を生成
する（同図ｆ）。
電層積層の前工程であるが、このさし、中央塗着しジス
ト１０′の中を前記陽極酸化層７の中と同じとするかも
し〈は狭小中として塗着せしめる（同図ｅ）。次いでＡ
ｕめつき並びにＮｉめつきを施した後、前記レジスト層
１０，１０′を除去し、リフトオフにより選択的めつき
層１１（Ａｕ層）並びにめつき層１２（Ｎｉ層）を生成
する（同図ｆ）。
Ｎｉめつき層亀２はＡｕ層９をエッチング除去する保護
マスク層、又露出したＡｕめつき層１１はＮｉ−〇腰８
をエッチング除去するマスク層として機能する。この時
これらのマスク層は、抵抗体パターンの前記陽極酸化膜
７に重畳するごとく位置する。この様なマスク層の配置
によってダンベルＴａ形成部は表出せず、従来要してい
た第３次レジスト工程（第２図ｇの亀３で示すレジスト
層の形成工程）は不要となり、Ｔａ膜５の露出面除去の
最終工程ｈに入ることが出来る。以上説明したハイブリ
ッドＩＣの製造方法はタンタル薄膜抵抗を例示したが、
本発明手段はこれに限らず、ニッケルクロム、チタン等
の薄膜抵抗形成の場合も適用可能で、前記の様にレジス
ト塗着工程を減らした実用的効果は大なるものがある。
マスク層、又露出したＡｕめつき層１１はＮｉ−〇腰８
をエッチング除去するマスク層として機能する。この時
これらのマスク層は、抵抗体パターンの前記陽極酸化膜
７に重畳するごとく位置する。この様なマスク層の配置
によってダンベルＴａ形成部は表出せず、従来要してい
た第３次レジスト工程（第２図ｇの亀３で示すレジスト
層の形成工程）は不要となり、Ｔａ膜５の露出面除去の
最終工程ｈに入ることが出来る。以上説明したハイブリ
ッドＩＣの製造方法はタンタル薄膜抵抗を例示したが、
本発明手段はこれに限らず、ニッケルクロム、チタン等
の薄膜抵抗形成の場合も適用可能で、前記の様にレジス
ト塗着工程を減らした実用的効果は大なるものがある。
第１図は従来のハイブリッドＩＣの要部形成を示す平面
図、第２図はその製造プロセス説明の要部断面図、第３
図は本発明になる要部形成の平面図及び第４図は第３図
の製造プロセス説明の要部断面図である。 畳・…・・抵抗素子又は素子生成の位置、２……電極形
成部、３・…・・ダンベル部タンタル、４…・・・絶縁
基板、５・・・・・・例えばタンタル抵抗薄膜、７・・
…・化成膜、１０と１０′・・・…レジスト層、１３・
・…・レジスト層（第３次塗着）。 孝′因 多２図 髪３図 努４図
図、第２図はその製造プロセス説明の要部断面図、第３
図は本発明になる要部形成の平面図及び第４図は第３図
の製造プロセス説明の要部断面図である。 畳・…・・抵抗素子又は素子生成の位置、２……電極形
成部、３・…・・ダンベル部タンタル、４…・・・絶縁
基板、５・・・・・・例えばタンタル抵抗薄膜、７・・
…・化成膜、１０と１０′・・・…レジスト層、１３・
・…・レジスト層（第３次塗着）。 孝′因 多２図 髪３図 努４図
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に陽極酸化可能な抵抗用金属膜を形成す
る工程と、該金属膜上に抵抗素子形成個所を除き第１の
レジスト層を形成する工程と、該レジスト層をマスクに
露出した抵抗用金属膜の陽極酸化処理を行い陽極酸化膜
を形成する工程と、該第１のレジスト層を除去する工程
と、 該抵抗用金属膜及び該陽極酸化膜上全面にニツケルクロ
ム層と金層を順次形成する工程と該金層上の少くとも該
陽極酸化膜形成個所の両端部を含みかつ抵抗素子の電極
用導電層形成個所を除き第２のレジスト層を形成する工
程と、該第２のレジスト層をマスクに露出した該金層上
に金めっき層とニツケルめっき層を順次形成する工程と
、該第２のレジスト層を除去する工程と、 該ニツケルめっき層をマスクに露出した該金層を除去す
る工程と、該金めっき層と該陽極酸化膜をマスクとして
、該金めっき層と該陽極酸化膜で覆われない該ニツケル
めっき層と該ニツケルクロム層と該抵抗用金属膜を除去
し、電極導電層形成個所表面に金めっき層が形成された
抵抗素子を形成することを特徴とするハイブリツドＩＣ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55004734A JPS606546B2 (ja) | 1980-01-19 | 1980-01-19 | ハイブリッドｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55004734A JPS606546B2 (ja) | 1980-01-19 | 1980-01-19 | ハイブリッドｉｃの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56101764A JPS56101764A (en) | 1981-08-14 |
| JPS606546B2 true JPS606546B2 (ja) | 1985-02-19 |
Family
ID=11592126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55004734A Expired JPS606546B2 (ja) | 1980-01-19 | 1980-01-19 | ハイブリッドｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1179418B (it) * | 1984-07-20 | 1987-09-16 | Selenia Ind Elettroniche | Procedimento per la realizzazione di resistori integrati a film sottile con doppio strato resistivo, mediante erosione ionica |
-
1980
- 1980-01-19 JP JP55004734A patent/JPS606546B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56101764A (en) | 1981-08-14 |
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