JPS6053051A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6053051A JPS6053051A JP16146283A JP16146283A JPS6053051A JP S6053051 A JPS6053051 A JP S6053051A JP 16146283 A JP16146283 A JP 16146283A JP 16146283 A JP16146283 A JP 16146283A JP S6053051 A JPS6053051 A JP S6053051A
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- oxide film
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半２！Ｊ体装置の製造方法に係り、特に導体
配線・ぐターンを断線なく形成する方法に関する。
配線・ぐターンを断線なく形成する方法に関する。
第１図は従来の半碑体東積回路での２層配線４１″４造
を示している。拡散層が形成されたＳｉ基板１にシリコ
ン酸化膜２を介してＡｔ等による第１の導体配線３１ｐ
３２ｆ形成し、この上に／１ＵｌｌＪ絶縁肋としてシリ
コン酸化膜４を介して第２の導体配線５を形成した状態
である。このような構Ｊ貨を４Ｕるに当り、ａ己匈の相
互接続の７こめシリコン酸化膜４にコンタクト孔を１８
：１口するエツチング工程で、通常のＰＥＰ工程ではマ
スク合せずれによりコンタクト孔がノヅテ望の位１、ナ
からずれて形成されることがある。この場合、このコン
タクト孔端部ではオーバーエツチングにより細くて深い
溝が形成され、図示のように第２のｉ、９体配線５ばこ
のｉｌｌ ？（４部で断線を生じ易くなる。
を示している。拡散層が形成されたＳｉ基板１にシリコ
ン酸化膜２を介してＡｔ等による第１の導体配線３１ｐ
３２ｆ形成し、この上に／１ＵｌｌＪ絶縁肋としてシリ
コン酸化膜４を介して第２の導体配線５を形成した状態
である。このような構Ｊ貨を４Ｕるに当り、ａ己匈の相
互接続の７こめシリコン酸化膜４にコンタクト孔を１８
：１口するエツチング工程で、通常のＰＥＰ工程ではマ
スク合せずれによりコンタクト孔がノヅテ望の位１、ナ
からずれて形成されることがある。この場合、このコン
タクト孔端部ではオーバーエツチングにより細くて深い
溝が形成され、図示のように第２のｉ、９体配線５ばこ
のｉｌｌ ？（４部で断線を生じ易くなる。
このような記動！の断線を防ぐためには、通常コンタク
ト孔に対応するマスク・ぐターンの合わせずｔｌ、を考
ｂ＝＜ して、予め下層のへダ体扉憩の幅をコンタクト
部で太くして２くことが行われる。
ト孔に対応するマスク・ぐターンの合わせずｔｌ、を考
ｂ＝＜ して、予め下層のへダ体扉憩の幅をコンタクト
部で太くして２くことが行われる。
しかしこのようにすると、配線の高密度化がｊ）ｉＬシ
＜なり、渠ｄ（回路の高集イノ（化が＋ｈ１害される。
＜なり、渠ｄ（回路の高集イノ（化が＋ｈ１害される。
木゛宅明は上記の点に鑑み、素子の集ａｌＣ度を低ドさ
せることなく配、飯の断線を鉦実に防止するようにした
半４体装瞠の製造方法を提供することを目的とする。
せることなく配、飯の断線を鉦実に防止するようにした
半４体装瞠の製造方法を提供することを目的とする。
〔発明の４既要〕
水元りは、眉間絶縁Ｌ’ｒ’Ａの形成工程に’ｆ？ ’
ｊ、に奮有する。１１［Ｊち半２Ｘｉ体基根上に第１の
導ｌく配線を形成してその配線間の凹部を゛まずＣＶＤ
法によるＭ？ ］のシリコン酸化膜で埋めて平坦化する
。この後１ｉｉＪ記ＣＶＤ法とは条件を異ならせたＣＶ
Ｄ法によって全面にシリコン過剰］の第２のシリコン酸
化膜を堆積し、続いて同じ反応炉内で条件を元に戻して
躬３のシリコン酸化Ｂ蔚を連続的にｊｌ、１７積する。
ｊ、に奮有する。１１［Ｊち半２Ｘｉ体基根上に第１の
導ｌく配線を形成してその配線間の凹部を゛まずＣＶＤ
法によるＭ？ ］のシリコン酸化膜で埋めて平坦化する
。この後１ｉｉＪ記ＣＶＤ法とは条件を異ならせたＣＶ
Ｄ法によって全面にシリコン過剰］の第２のシリコン酸
化膜を堆積し、続いて同じ反応炉内で条件を元に戻して
躬３のシリコン酸化Ｂ蔚を連続的にｊｌ、１７積する。
そしてコンタクト孔開口用マスクを形成し、ます犯３の
シリコン酸化膜をそのエツチング速度が第２のシリコン
酸化膜に対するそｒｔより速いＭ″５１のエツチング法
で選択エツチングし、次いで第２のシリコン酸化ｊ摸を
そのエツチング速度が々λ１．第１．シリコ／ｌソ化ｊ
俣に対するぞｉＬより速い第２のエツチング法で選択エ
ツチングしてコンタクト孔を開口する。これら４１１
第２のエツチング法は互いに条件を異ならせた反応性イ
オンエツチング（ＲＩＥ ）法によシ容易に可能である
。そして第１の導体配線にコンタクトす・る第２の導体
配線を形成して完成する。
シリコン酸化膜をそのエツチング速度が第２のシリコン
酸化膜に対するそｒｔより速いＭ″５１のエツチング法
で選択エツチングし、次いで第２のシリコン酸化ｊ摸を
そのエツチング速度が々λ１．第１．シリコ／ｌソ化ｊ
俣に対するぞｉＬより速い第２のエツチング法で選択エ
ツチングしてコンタクト孔を開口する。これら４１１
第２のエツチング法は互いに条件を異ならせた反応性イ
オンエツチング（ＲＩＥ ）法によシ容易に可能である
。そして第１の導体配線にコンタクトす・る第２の導体
配線を形成して完成する。
本発明においては上述のように、シリコン成分の異なる
第２．第３のシリコン酸化膜の積層膜を１部間絶縁膜と
し、コンタクト孔形成に当ってはまず第２のシリコン闇
化瞑がいわばストッパとなるような条件の第１のエツチ
ング法で第３のシリコン酸化膜をエツチングし、次いで
第２のシリコン酸化膜をエツチングする。従うて従来法
におけるように、コンタク孔形成用マスクに合せずれが
あった場合にも細溝が形成されることがなく、その結果
配線の断線が確実に防止される。寸だその結果として下
層配線をプ辷らせる必要がなくなり、従って集Ａ↓ｊ
ｌｊｌ Ｉｉ’６の高集積化を図ることができる。
第２．第３のシリコン酸化膜の積層膜を１部間絶縁膜と
し、コンタクト孔形成に当ってはまず第２のシリコン闇
化瞑がいわばストッパとなるような条件の第１のエツチ
ング法で第３のシリコン酸化膜をエツチングし、次いで
第２のシリコン酸化膜をエツチングする。従うて従来法
におけるように、コンタク孔形成用マスクに合せずれが
あった場合にも細溝が形成されることがなく、その結果
配線の断線が確実に防止される。寸だその結果として下
層配線をプ辷らせる必要がなくなり、従って集Ａ↓ｊ
ｌｊｌ Ｉｉ’６の高集積化を図ることができる。
〔発ゆ１の実施し１」〕
ε）３２図（ａ）〜（ｆ）は本発明の一実施例の製造工
程を示す１坊面図である。まず所望の系子が形成された
Ｓｔ基板ｌｌ上にシリコン酸化膜（Ｓ １０２ ）等ト
ロンス・ぞツタ法によシ被着し、これ人ｃｃｔ４５Ｃｔ
２の混合ガスを用いたＲＩＥ法により選択上。
程を示す１坊面図である。まず所望の系子が形成された
Ｓｔ基板ｌｌ上にシリコン酸化膜（Ｓ １０２ ）等ト
ロンス・ぞツタ法によシ被着し、これ人ｃｃｔ４５Ｃｔ
２の混合ガスを用いたＲＩＥ法により選択上。
チングして第１の導体配線７３（ｘｓ、、１３２）を形
成する。第１の導体配線１３は必要な個所で絶縁膜１２
に設けられたコンタクト孔を介して基板１ノとコンタク
トさせている。この後、全面に例え４１ Ｓ ｉＨ４ト
Ｎ２０がスを用いたグラダマＣＶＤ法により約３００℃
の温度で第１のシリコン酸化膜１４を堆積する（ａ）。
成する。第１の導体配線１３は必要な個所で絶縁膜１２
に設けられたコンタクト孔を介して基板１ノとコンタク
トさせている。この後、全面に例え４１ Ｓ ｉＨ４ト
Ｎ２０がスを用いたグラダマＣＶＤ法により約３００℃
の温度で第１のシリコン酸化膜１４を堆積する（ａ）。
このとき、Ｓ ｔ ）Ｉ４とＮ２０の流量はそれぞｈ
１０ ｃＣ／ｍｉｎ ＋ ３００ ＣＣ／ｍｉｎに設定
する。
１０ ｃＣ／ｍｉｎ ＋ ３００ ＣＣ／ｍｉｎに設定
する。
次に本発明者らが先に提案したＲＩＥ法による表面平坦
化技術（特願昭５５−１３０７５４号＋４’￥願昭５５
−１、５０１７９号）を用いて５１０２膜１４を平坦化
する。
化技術（特願昭５５−１３０７５４号＋４’￥願昭５５
−１、５０１７９号）を用いて５１０２膜１４を平坦化
する。
即ち、全面にシリコン望化展’Ｈ（５ｔ３Ｎ４）全プラ
ズマＣＶＤ法により堆積し、これをＣＦ４とＮ２を用い
だＲＩＥ ｒにより全面エツチングすると、四部でのエ
ツチング速度が平坦部でのそれより遅くなるという現象
により、酸化膜１４が第１の導体配線１３の間の四部を
埋めて平坦化した状態が得られる（ｂ）。この後％ ５
ＩＨ４およびＮ２０の流、）１ｔをそれぞれ１０ω／ｍ
ｉｎ 、 １００ω／ｍｉ ｎとして、プラズマＣＶＤ
法により約３００℃でシリコン過＜＝ｌ］の第２のシリ
コン酸化膜１５を０．２μｍ坩二積し、更にその上に、
Ｓ ＋ Ｈ４とＮ２０の流量をそれぞれ１ＯＣＣ／ｍｉ
ｎ 、 ３００ ＣＣ／ｒｎｉｎに設定したプラズマＣ
ＶＤ法により第３のシリコ／酸化）ｙ １ｔ； ′ｆ：
約０８μｍ堆積する（ｃ）。このように、反応炉から基
板を取出すことなく、第２．第３の酸化ｊ摸１５，１６
を原料ガス組成を異ならせたＣＶＤ法によって連続的に
Ａで（層して層間絶縁膜とする。シリコン過剰の第２の
酸化膜Ｊ６の組成は例えば、Ｓｉ４）の比が１／１２
となる。
ズマＣＶＤ法により堆積し、これをＣＦ４とＮ２を用い
だＲＩＥ ｒにより全面エツチングすると、四部でのエ
ツチング速度が平坦部でのそれより遅くなるという現象
により、酸化膜１４が第１の導体配線１３の間の四部を
埋めて平坦化した状態が得られる（ｂ）。この後％ ５
ＩＨ４およびＮ２０の流、）１ｔをそれぞれ１０ω／ｍ
ｉｎ 、 １００ω／ｍｉ ｎとして、プラズマＣＶＤ
法により約３００℃でシリコン過＜＝ｌ］の第２のシリ
コン酸化膜１５を０．２μｍ坩二積し、更にその上に、
Ｓ ＋ Ｈ４とＮ２０の流量をそれぞれ１ＯＣＣ／ｍｉ
ｎ 、 ３００ ＣＣ／ｒｎｉｎに設定したプラズマＣ
ＶＤ法により第３のシリコ／酸化）ｙ １ｔ； ′ｆ：
約０８μｍ堆積する（ｃ）。このように、反応炉から基
板を取出すことなく、第２．第３の酸化ｊ摸１５，１６
を原料ガス組成を異ならせたＣＶＤ法によって連続的に
Ａで（層して層間絶縁膜とする。シリコン過剰の第２の
酸化膜Ｊ６の組成は例えば、Ｓｉ４）の比が１／１２
となる。
この後、コンタクト孔開口用のマスクとなるレノスタ・
セター７１７を形成し、丑ず第３の酸化ｊ模１６をその
エツチング速肛が第２のｒｔｔ化ｊ夙１５に対するそれ
より速い第１のエツチング法により、第２の０丈化膜１
５の表面がｊ４出する゛までエツチングする（ｄ）。こ
の兜１のエツチング法としては、例えばｃＦ４とＨ２の
混合ガスを用いそれぞれの流量を２４ ＣＣ／ｍｉｎ
＋ １０ Ｃｃ、／ｍｉｎ Ｋ Ｆｉ’ｉ定し、圧力１
．３３Ｐａ、高層ａ ’ｊｉ力１５ｏｗとしたＲＩＥ法
を用いる。このとき、第３の酸化Ｊ！ｇ ７６のエツチ
ング速度は約４００ Ｘ／ｍｉｎであるのに対し、第２
の酸化膜１５のそれは約３０ Ｘ／＋ｎｉｎと１桁以上
遅いので、少々オーバエツチングしても第２の酸化膜１
５がストッパとなる。次いで、第２の酸化膜１５ｆｆ：
、第１．第３の酸化膜１４．１６よりもエツチング速度
の速い第２のエツチング法によりエツチングして、第１
の得体配線１３の表面を露出させる（ｅ）。この第２の
エツチング法としては、例えばＣ４２とＨ２の混合ガス
を用い、それぞれの流量を２０ ＣＣ／ｍｉｎ 、 ６
ＣＣ／ｍｉ ｎに設定し、圧力１０Ｐａ、高周波ｊＷ力
１５０ＷとしたＲＩＥ法を用いる。このとき、シリコン
過♀１ｊの纂２のムン化膜１５のエツチング速度が約８
００ Ｘ／ｍｉｎであるのに対し、ム（１，第３の緻化
ｇ１４．１６のそれは約１００ 、ｉｊ／＋ｎｉｎであ
り、まだＡＡＩ屓による第１のＮ１体自己条メ１３はタ
フ１んど工７チ／グされない。従って図示のように第１
の）ｊ；体配線ノ３の表面を確実に露出さ−すし〃ユも
（・亡来のような細ｉ７ガが形成されないこりに”のコ
ンタクト孔が得られる。
セター７１７を形成し、丑ず第３の酸化ｊ模１６をその
エツチング速肛が第２のｒｔｔ化ｊ夙１５に対するそれ
より速い第１のエツチング法により、第２の０丈化膜１
５の表面がｊ４出する゛までエツチングする（ｄ）。こ
の兜１のエツチング法としては、例えばｃＦ４とＨ２の
混合ガスを用いそれぞれの流量を２４ ＣＣ／ｍｉｎ
＋ １０ Ｃｃ、／ｍｉｎ Ｋ Ｆｉ’ｉ定し、圧力１
．３３Ｐａ、高層ａ ’ｊｉ力１５ｏｗとしたＲＩＥ法
を用いる。このとき、第３の酸化Ｊ！ｇ ７６のエツチ
ング速度は約４００ Ｘ／ｍｉｎであるのに対し、第２
の酸化膜１５のそれは約３０ Ｘ／＋ｎｉｎと１桁以上
遅いので、少々オーバエツチングしても第２の酸化膜１
５がストッパとなる。次いで、第２の酸化膜１５ｆｆ：
、第１．第３の酸化膜１４．１６よりもエツチング速度
の速い第２のエツチング法によりエツチングして、第１
の得体配線１３の表面を露出させる（ｅ）。この第２の
エツチング法としては、例えばＣ４２とＨ２の混合ガス
を用い、それぞれの流量を２０ ＣＣ／ｍｉｎ 、 ６
ＣＣ／ｍｉ ｎに設定し、圧力１０Ｐａ、高周波ｊＷ力
１５０ＷとしたＲＩＥ法を用いる。このとき、シリコン
過♀１ｊの纂２のムン化膜１５のエツチング速度が約８
００ Ｘ／ｍｉｎであるのに対し、ム（１，第３の緻化
ｇ１４．１６のそれは約１００ 、ｉｊ／＋ｎｉｎであ
り、まだＡＡＩ屓による第１のＮ１体自己条メ１３はタ
フ１んど工７チ／グされない。従って図示のように第１
の）ｊ；体配線ノ３の表面を確実に露出さ−すし〃ユも
（・亡来のような細ｉ７ガが形成されないこりに”のコ
ンタクト孔が得られる。
この後、レノストノやターン１７をｌ’＆ 去ｔ、 、
マグネトロンス・フッタ法によりＡＡｌ’Ｚ Ｓ−約１
μｍ被殆して、こね、をＣＣＬ４とＣｔ２の混合ガスを
１）」いたＲＩＩ弓法により・リー二／り゛して自ル２
の杼Ｉイ４ζ西己元Ｊ、ＩＪ８を形成する（ｆ）。
マグネトロンス・フッタ法によりＡＡｌ’Ｚ Ｓ−約１
μｍ被殆して、こね、をＣＣＬ４とＣｔ２の混合ガスを
１）」いたＲＩＩ弓法により・リー二／り゛して自ル２
の杼Ｉイ４ζ西己元Ｊ、ＩＪ８を形成する（ｆ）。
との実ｂ［４例によれば、図示のよう（でコンタクトホ
ール寸法を第１のＥｕｆ本自己線＋ｌ’」と４’ｐ Ｌ
＜設ｉ十して、マスク合せすれによりコンタクトホー
ル位置が第１の）Ｌ−１体配線１３上刃龜ずノｔブこと
しても従来例のように細、′１°Ｉ）が形成されること
はなく、従って第２の２υ体配線Ｊ８の１；」ｉ線を（
＋１ｈ ’ｎ＜に１方止することができる。
ール寸法を第１のＥｕｆ本自己線＋ｌ’」と４’ｐ Ｌ
＜設ｉ十して、マスク合せすれによりコンタクトホー
ル位置が第１の）Ｌ−１体配線１３上刃龜ずノｔブこと
しても従来例のように細、′１°Ｉ）が形成されること
はなく、従って第２の２υ体配線Ｊ８の１；」ｉ線を（
＋１ｈ ’ｎ＜に１方止することができる。
不発１１１ｊは上記実旋例に限られるものではない。
例えば第２ ［ＱＪ （ｂ）に示す平坦化描込をイ→る
方法として、第２図（ａ）の構造を形成した後、レノス
ト′；１７の高分子膜やオルガノンリケードガラスｊ摸
を塗布して表面を平坦にした後、これらの平ｊｆｌ ｆ
ヒ膜とその下の酸化ｆｆ１（１４を、［ｌｌｊｉ者（／
Ｃ交ｊする工。
方法として、第２図（ａ）の構造を形成した後、レノス
ト′；１７の高分子膜やオルガノンリケードガラスｊ摸
を塗布して表面を平坦にした後、これらの平ｊｆｌ ｆ
ヒ膜とその下の酸化ｆｆ１（１４を、［ｌｌｊｉ者（／
Ｃ交ｊする工。
チング速度が等しくなるようにす１乏件匹）￥定し／と
ＲＩＥ法により全面エツチングする方法を第１」汀」し
てもよい。またノぐイアスス７ｐツタ法によって、第１
の得体配線１３が形成さｈ ｆｃ基４ＬＣ吸ｔｒｊ Ｋ
表面が平坦になるようにシリコン酸化膜をｊｆｌ ＊；
＜ Ｌ、これを全面エツチングして八等１の４７．イ本
ｒ！ｌ己線１３を嬉出させる方法でもよい。
ＲＩＥ法により全面エツチングする方法を第１」汀」し
てもよい。またノぐイアスス７ｐツタ法によって、第１
の得体配線１３が形成さｈ ｆｃ基４ＬＣ吸ｔｒｊ Ｋ
表面が平坦になるようにシリコン酸化膜をｊｆｌ ＊；
＜ Ｌ、これを全面エツチングして八等１の４７．イ本
ｒ！ｌ己線１３を嬉出させる方法でもよい。
また実ｒ９例では導体配性としてＡｔ膜をＨ４いたが、
Ｈ６、’ｖＶ 、 Ｆ’ｔやこれらのシリサイド１もを
／ＴＩＩ用した３ｚ５合にも同様に本発明を適１（］す
ること力；できる。
Ｈ６、’ｖＶ 、 Ｆ’ｔやこれらのシリサイド１もを
／ＴＩＩ用した３ｚ５合にも同様に本発明を適１（］す
ること力；できる。
第１図は従来例を示す断面図、ｐ、ｇ−＋ ２ ［：Ｘ
Ｉ （ａ）〜（ｆ）は本発明の一実施例を示す工程ＩＫ
升１ｆｒｉ Ｉｓイ３である。 １１・・・Ｓｉ基板、ノ２・・・絶縁膜、１３１．１３
□・・第１の得体配線、１４・・・第１のシｌ）コン１
４支ｆヒ１ｉｄｓ 。 １５・・・第２のシリコンば化１１’ｊｌ！ｓ １６・
・・第３のシリコン酸化膜、１７・・・レノストｌ）０
クーン、１８・・・第２の２、ｊｉ体配８．；。 出Ｅ、１人代理人 弁理士 鈴 江 武 ｆ４−第１図
Ｉ （ａ）〜（ｆ）は本発明の一実施例を示す工程ＩＫ
升１ｆｒｉ Ｉｓイ３である。 １１・・・Ｓｉ基板、ノ２・・・絶縁膜、１３１．１３
□・・第１の得体配線、１４・・・第１のシｌ）コン１
４支ｆヒ１ｉｄｓ 。 １５・・・第２のシリコンば化１１’ｊｌ！ｓ １６・
・・第３のシリコン酸化膜、１７・・・レノストｌ）０
クーン、１８・・・第２の２、ｊｉ体配８．；。 出Ｅ、１人代理人 弁理士 鈴 江 武 ｆ４−第１図
Claims (2)
- （１）半導体基板上に絶縁膜を介して第１の導体配線を
形成する工程と、この第１の導体配線間の四部に１ガ定
の原料ガス組成のＣＶＤ法による第１のシリコン酸化膜
を表面が平坦になるように埋込む工程と、平坦化した基
板表面全面に前記ＣＶＤ法とは原料ガス組成を異ならせ
たＣＶＤ法によりシリコン過剰の第２のシリコン酸化膜
をＩｆｆ： イ：；＜ Ｌ、続いて原料ガス組成を前記
第１のシリコン酸化膜形成の場合と同じ条件に戻して連
続的に第３のシリコン酸化１１Ｍ ｋ ＪＯｉ ’Ｔｉ
（ｆ ル二Ｅ ’ｊ、’ｊ’； ト、％槓された第３の
シリコン１夜化膜上にコノタクト孔開１」用マスクを形
成する工程と、このマスクを用いて前記第３のシリコン
敵化１ｊ；、ｉ、をぞのエツチング速度が１）ケ記第２
の／リコン阪化ｊ灰に対するぞノ’Ｌより速い２，３１
のエツチング法にＪ： Ｄ 、＜択一、チノグする工程
と、仝、″Ｃいて１）’ｌＪ 記第２のシリコン酸化膜
をそのエツチング速度が前記第１゜第３のシリコン酸化
膜に対するそれより速い第２のエツチング法により選択
エツチングする工程と、この後前記マスクを除去しＬ・
Ｋ出した前記第１の導体配線にコンタクトする第２の導
体配線を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - （２） 前記第１．第２のエツチング法は互いに条件を
異ならせた反応性イオンエツチング法である特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16146283A JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16146283A JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053051A true JPS6053051A (ja) | 1985-03-26 |
| JPH0259618B2 JPH0259618B2 (ja) | 1990-12-13 |
Family
ID=15735562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16146283A Granted JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053051A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212130A (ja) * | 1985-07-10 | 1987-01-21 | Sony Corp | 半導体装置の製造方法 |
| JPS62102544A (ja) * | 1985-10-28 | 1987-05-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多層金属絶縁体構造の形成方法 |
| JPS62265724A (ja) * | 1986-03-27 | 1987-11-18 | ゼネラル・エレクトリツク・カンパニイ | 誘電体エツチング停止材を用いたフレ−ムなしのビア開口形成法 |
| US5880518A (en) * | 1996-09-10 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a two-layer protective insulating layer |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0889320A (ja) * | 1994-09-26 | 1996-04-09 | Masao Wakaizumi | ネックレス等の止め金具 |
-
1983
- 1983-09-02 JP JP16146283A patent/JPS6053051A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212130A (ja) * | 1985-07-10 | 1987-01-21 | Sony Corp | 半導体装置の製造方法 |
| JPS62102544A (ja) * | 1985-10-28 | 1987-05-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多層金属絶縁体構造の形成方法 |
| JPH0546983B2 (ja) * | 1985-10-28 | 1993-07-15 | Ibm | |
| JPS62265724A (ja) * | 1986-03-27 | 1987-11-18 | ゼネラル・エレクトリツク・カンパニイ | 誘電体エツチング停止材を用いたフレ−ムなしのビア開口形成法 |
| US5880518A (en) * | 1996-09-10 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a two-layer protective insulating layer |
| US6319849B1 (en) | 1996-09-10 | 2001-11-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a process for forming a protective insulating layer thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259618B2 (ja) | 1990-12-13 |
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