JPS6049666A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6049666A JPS6049666A JP15919183A JP15919183A JPS6049666A JP S6049666 A JPS6049666 A JP S6049666A JP 15919183 A JP15919183 A JP 15919183A JP 15919183 A JP15919183 A JP 15919183A JP S6049666 A JPS6049666 A JP S6049666A
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- JP
- Japan
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- region
- emitter
- emitter region
- electrode
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 2
- 239000012141 concentrate Substances 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、大容量のトランジスタ、ゲートターンオフ
サイリスタ、ゲート補助ターンオフサイリスタ等のター
ンオフ耐量を改善した半導体装置に関するものであり、
特にターンオフ時の主電流の集中を回避することにより
、ホットスポットの発生を防ぐようにしたものである。
サイリスタ、ゲート補助ターンオフサイリスタ等のター
ンオフ耐量を改善した半導体装置に関するものであり、
特にターンオフ時の主電流の集中を回避することにより
、ホットスポットの発生を防ぐようにしたものである。
第１図は従来のトランジスタの構造を示す部分断面図で
ある。この図で、１はｎエミッタ領域、２はｐベース領
域、３はｎ−コ／クタ領域、４はｎ＋コ／クタ領域、５
はエミッタ電極、６はベース電極、ＴはコＶクタ電極、
Ｊ、はベース・エミッタ間接合、ｊ、はフＶクタｅペー
ス間接合、８は前記ベース・エミッタ間接合Ｊ、’＆保
護する酸化膜である。
ある。この図で、１はｎエミッタ領域、２はｐベース領
域、３はｎ−コ／クタ領域、４はｎ＋コ／クタ領域、５
はエミッタ電極、６はベース電極、ＴはコＶクタ電極、
Ｊ、はベース・エミッタ間接合、ｊ、はフＶクタｅペー
ス間接合、８は前記ベース・エミッタ間接合Ｊ、’＆保
護する酸化膜である。
上記構成のトランジスタはベース電流を除去することに
より、主電流を遮断することが可能であるが、ｐベース
領域２に残留する過剰キャリアのために、ターンオフ時
間が長くなるので、一般には、ベース・エミッタ間を逆
バイアスして残留キヤリ７の排出をはかり、ターンオフ
時間を短縮する方法がとられている。この場合、ベース
電極５に近い部分から徐々にキャリアか排出されるため
Ｋ、ターンオフ後期には主電流は第１図の矢印で示すよ
うにベース電４ｆ６から遠い部分、すなわち、ｎエミッ
タ領域１の中央部に集中する傾向がある。
より、主電流を遮断することが可能であるが、ｐベース
領域２に残留する過剰キャリアのために、ターンオフ時
間が長くなるので、一般には、ベース・エミッタ間を逆
バイアスして残留キヤリ７の排出をはかり、ターンオフ
時間を短縮する方法がとられている。この場合、ベース
電極５に近い部分から徐々にキャリアか排出されるため
Ｋ、ターンオフ後期には主電流は第１図の矢印で示すよ
うにベース電４ｆ６から遠い部分、すなわち、ｎエミッ
タ領域１の中央部に集中する傾向がある。
このため、エミッタ中央部はホットスポットが発生しや
すく、この時のパワーロスによって半導体装置が破壊す
ることがあった。
すく、この時のパワーロスによって半導体装置が破壊す
ることがあった。
この欠点な改良するために、ｎエミッタ領域１を狭くす
ることによって、ｐベース領域２からキャリアを排出し
やすくする方法か提案されているか、大電力トランジス
タの場合、ウェハが大口径であることによるパターン上
の制約から、この方法では充分な改良が望めなかった。
ることによって、ｐベース領域２からキャリアを排出し
やすくする方法か提案されているか、大電力トランジス
タの場合、ウェハが大口径であることによるパターン上
の制約から、この方法では充分な改良が望めなかった。
この発明は、パターン精度の制約７あまり受けずに、容
易に前記従来のものの欠点ケ除去するため、電流集中な
おこさないようにしたものである。
易に前記従来のものの欠点ケ除去するため、電流集中な
おこさないようにしたものである。
第２図はこの発明の一実施例の部分断面図を示すもので
、１−１は第１エミツタ領域、１−２は第２エミツタ領
域、Ｊ、は前記第１エミッタ領域１−１とｐベース領域
２との間のｐｎ接合、９は前記ｐｎ接合Ｊ３および第１
エミッタ領域１−１上に設けられた酸化膜である。その
他、第１図と同一記号は、同一または同等の構成部分ケ
示す。
、１−１は第１エミツタ領域、１−２は第２エミツタ領
域、Ｊ、は前記第１エミッタ領域１−１とｐベース領域
２との間のｐｎ接合、９は前記ｐｎ接合Ｊ３および第１
エミッタ領域１−１上に設けられた酸化膜である。その
他、第１図と同一記号は、同一または同等の構成部分ケ
示す。
第１エミッタ領域１−１は第２エミッタ領域１−２に囲
まれており、ベース電極６に近い部分に第２エミッタ領
域１−２が、また、ベース電極６よりもはなれた部分に
第１エミッタ領域１−１が配置されており、第１エミッ
タ領域１−１は酸化膜のような絶縁膜９によってエミッ
タ電極５と絶縁されている。
まれており、ベース電極６に近い部分に第２エミッタ領
域１−２が、また、ベース電極６よりもはなれた部分に
第１エミッタ領域１−１が配置されており、第１エミッ
タ領域１−１は酸化膜のような絶縁膜９によってエミッ
タ電極５と絶縁されている。
次に動作について説明する。
エミッタ領域の中央部である第１エミッタ領域１−１は
周辺部と分離されているため実質的に動作しなくなって
おり、従って、ターンオフ時にベース・エミッタ間を逆
バイアスしても、エミッタ中央部に電流か集中すること
がないために、ホットスポットが発生することもなく、
トランジスタの主電流遮断能力が向上する。すなわち第
２図に矢印で示すようにターンオフ時の主電流が分散さ
れる。
周辺部と分離されているため実質的に動作しなくなって
おり、従って、ターンオフ時にベース・エミッタ間を逆
バイアスしても、エミッタ中央部に電流か集中すること
がないために、ホットスポットが発生することもなく、
トランジスタの主電流遮断能力が向上する。すなわち第
２図に矢印で示すようにターンオフ時の主電流が分散さ
れる。
この構造は、トランジスタだけでなくゲートターンオフ
サイリスタやゲート補助ターンオフサイリスタなどター
ンオフ時にゲート・カソード間を逆バイアスして使用す
る半導体装置全般に適用することができる。その−例を
次に説明する。
サイリスタやゲート補助ターンオフサイリスタなどター
ンオフ時にゲート・カソード間を逆バイアスして使用す
る半導体装置全般に適用することができる。その−例を
次に説明する。
第３図はこの発明をゲートターンオフサイリスクに適用
した場合の実施例の断面図を示す。この図で、１０はｐ
エミッタ領域、１１はｎベース領域、１２はカソード電
極、１３はゲート電極、１４は７ノード電極である。そ
の他第２図と同一記号は同一、または同等の構成部分を
示すものとする。
した場合の実施例の断面図を示す。この図で、１０はｐ
エミッタ領域、１１はｎベース領域、１２はカソード電
極、１３はゲート電極、１４は７ノード電極である。そ
の他第２図と同一記号は同一、または同等の構成部分を
示すものとする。
この実施例の場合も、ゲートターンオフサイリスタの最
も重要な特性である可制御遮断電流を向上させることが
できる。すなわち、ゲート・カソード間を逆バイアスし
て、サイリスタをターンオフさせる時、主電流がカソー
ド電極１２の中央部に集中して、ホットスポットを発生
することを防ぐことができる。
も重要な特性である可制御遮断電流を向上させることが
できる。すなわち、ゲート・カソード間を逆バイアスし
て、サイリスタをターンオフさせる時、主電流がカソー
ド電極１２の中央部に集中して、ホットスポットを発生
することを防ぐことができる。
以上詳細に説明したように、この発明は、エミッタ領域
を中心の第１エミツタ領域と、これを取り囲む第２エミ
ツタ領域とに分割して形成したので、電流の集中をおこ
すことがなく、大電力トランジスタやゲートターンオフ
サイリスタ等の半導体素子のスイッチング特性、特にタ
ーンオフ特性を容易に向上させることができる利点があ
る。
を中心の第１エミツタ領域と、これを取り囲む第２エミ
ツタ領域とに分割して形成したので、電流の集中をおこ
すことがなく、大電力トランジスタやゲートターンオフ
サイリスタ等の半導体素子のスイッチング特性、特にタ
ーンオフ特性を容易に向上させることができる利点があ
る。
第１図は従来のトランジスタの一例を示す断面構造図、
第２図はこの発明によるトランジスタの断面構造図、第
３図はこの発明によるゲートターンオフサイリスタの断
面構造図である。 図中、１はｎエミッタ領域、１−１は第１エミツタ領域
、１−２は第２エミツタ領域、２はｐベース領域、３は
ｎ−コンフタ領域、４はｎ＋コＶクタ領域、５はエミッ
タ電極、６はベース電極、７はコＶクタ電極、８は酸化
膜、９は絶縁膜、１゜はｐエミッタ領域、１１はｎペー
ス領域、１２はカソード電極、１３はゲート電極、１４
は７ノート電極、Ｊ、はペース・エミッタ間接合、ｊ２
コＶクタ・ベース間接合、」３けｐｎ接合である。 代理人 大岩 増雄 （外２名） Ｎ （？１ ４ さ 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−１５９１８１号２、発明
の名称 半導体装置 ３、補正をする者 代表者片＋、１．＋仁八部 ４、へ理人 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 明細書の特許請求の範囲を別紙のように補正する。 以上 ２、特許請求の範囲 ｎｐｎ、またはｐｎｐの３層構造、もしくはｐｎｐｎ、
またはｎｐｎｐの４層構造から成り、少なくとも２つの
第１主面および第２主面を持つ半導体基体を有し、少な
くとも一方の主面にベース領域と、このベース領域中に
設けられたエミッタ領域と、前記ベース領域に設けられ
たベース電極またはゲート電極と、前記エミッタ領域に
設けられたエミッタ電極またはカソード電極とをハ１１
えた半導体装置において、前記エミッタ領域を中心の第
１エミツタ領域と、これを取り囲む第２エミツタ領域と
に分割して形成し、さらに、前記第１エミツタ領域と前
記エミッタ電極またはゲート電極との間に絶縁膜を介在
させたことを特徴とする半導体装置。
第２図はこの発明によるトランジスタの断面構造図、第
３図はこの発明によるゲートターンオフサイリスタの断
面構造図である。 図中、１はｎエミッタ領域、１−１は第１エミツタ領域
、１−２は第２エミツタ領域、２はｐベース領域、３は
ｎ−コンフタ領域、４はｎ＋コＶクタ領域、５はエミッ
タ電極、６はベース電極、７はコＶクタ電極、８は酸化
膜、９は絶縁膜、１゜はｐエミッタ領域、１１はｎペー
ス領域、１２はカソード電極、１３はゲート電極、１４
は７ノート電極、Ｊ、はペース・エミッタ間接合、ｊ２
コＶクタ・ベース間接合、」３けｐｎ接合である。 代理人 大岩 増雄 （外２名） Ｎ （？１ ４ さ 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−１５９１８１号２、発明
の名称 半導体装置 ３、補正をする者 代表者片＋、１．＋仁八部 ４、へ理人 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 明細書の特許請求の範囲を別紙のように補正する。 以上 ２、特許請求の範囲 ｎｐｎ、またはｐｎｐの３層構造、もしくはｐｎｐｎ、
またはｎｐｎｐの４層構造から成り、少なくとも２つの
第１主面および第２主面を持つ半導体基体を有し、少な
くとも一方の主面にベース領域と、このベース領域中に
設けられたエミッタ領域と、前記ベース領域に設けられ
たベース電極またはゲート電極と、前記エミッタ領域に
設けられたエミッタ電極またはカソード電極とをハ１１
えた半導体装置において、前記エミッタ領域を中心の第
１エミツタ領域と、これを取り囲む第２エミツタ領域と
に分割して形成し、さらに、前記第１エミツタ領域と前
記エミッタ電極またはゲート電極との間に絶縁膜を介在
させたことを特徴とする半導体装置。
Claims (1)
- ｎｐｎ、またはｐｎｐの３層構造、もしくはｐｎｐｎ、
またはｎｐｎｐの４層構造から成り、少なくとも２．つ
の第１主面および第２主面を持つ半導体基体を有し、少
なくとも一方の主面にベース領域と、このベース領域中
に設（すられたエミッタ領域と、前記ベース領域に設け
られたベース電極またはカソード電極と、前記エミッタ
領域に設けられたエミッタ電極またはゲート電極とを備
えた半導体装置において、前記エミッタ領域を中心の第
１エミツタ領域と、これ火取り囲む第２エミツタ領域と
に分割して形成し、さらに、前記第１エミツタ領域と前
記エミッタ電極またはゲート電極との間に絶縁膜を介在
させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15919183A JPS6049666A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15919183A JPS6049666A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049666A true JPS6049666A (ja) | 1985-03-18 |
Family
ID=15688298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15919183A Pending JPS6049666A (ja) | 1983-08-29 | 1983-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263163A (ja) * | 1985-05-15 | 1986-11-21 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136365A (en) * | 1981-02-17 | 1982-08-23 | Shindengen Electric Mfg Co Ltd | Transistor |
-
1983
- 1983-08-29 JP JP15919183A patent/JPS6049666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136365A (en) * | 1981-02-17 | 1982-08-23 | Shindengen Electric Mfg Co Ltd | Transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263163A (ja) * | 1985-05-15 | 1986-11-21 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
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