JPH0888351A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】
【目的】 Ｐ型エミッタ層４と、該Ｐ型エミッタ層４上
に設けられたＮ型ベース層３と、該Ｎ型ベース層３上に
設けられたＰ型ベース層２と、該Ｐ型ベース層２の表面
層へ部分的に細分化されて形成された複数のＮ型エミッ
タ層１とを有し、前記各層表面にカソード金属電極５、
ゲート金属電極６、アノード金属電極７を設けて成るゲ
ートターンオフサイリスタにおいて、厚いＰ型ベース層
をもつＧＴＯ素子であってもフィールドプレート構造を
付加できるようにする。 【構成】 前記Ｐ型ベース層２をプレナー拡散により形
成し、その外周部に、Ｐ型ベース層２の拡散とは別の拡
散でフィールドリング拡散層１０を形成する。フィール
ドリング拡散層１０の内周側にＰ型ベース層２の一部と
オーバーラップする接続層１１（Ｐ型）をフィールドリ
ング拡散と同時に形成する。
に設けられたＮ型ベース層３と、該Ｎ型ベース層３上に
設けられたＰ型ベース層２と、該Ｐ型ベース層２の表面
層へ部分的に細分化されて形成された複数のＮ型エミッ
タ層１とを有し、前記各層表面にカソード金属電極５、
ゲート金属電極６、アノード金属電極７を設けて成るゲ
ートターンオフサイリスタにおいて、厚いＰ型ベース層
をもつＧＴＯ素子であってもフィールドプレート構造を
付加できるようにする。 【構成】 前記Ｐ型ベース層２をプレナー拡散により形
成し、その外周部に、Ｐ型ベース層２の拡散とは別の拡
散でフィールドリング拡散層１０を形成する。フィール
ドリング拡散層１０の内周側にＰ型ベース層２の一部と
オーバーラップする接続層１１（Ｐ型）をフィールドリ
ング拡散と同時に形成する。
Description
【０００１】
【産業上の利用分野】この発明は、自己消弧型スイッチ
ング素子であるゲートターンオフサイリスタ（以下ＧＴ
Ｏと称する）に関する。
ング素子であるゲートターンオフサイリスタ（以下ＧＴ
Ｏと称する）に関する。
【０００２】
【従来の技術】ＧＴＯは、電力用自己消弧素子として高
電圧の制御の分野でますます特徴を発揮しつつあり、現
在では８０００Ｖのアノード電圧を制御できるものが開
発されている。高耐圧ダイオードやＧＴＯなどの高耐圧
素子は、主ＰＮ接合の表面電界を弱めてやらないと、Ｐ
Ｎ接合のもつ本来の耐圧よりも低い電圧で電子なだれ降
伏が起こって、高耐圧素子を作ることができない。この
ため、ベベルと呼ばれる接合の露出部を含む表面に傾斜
をつけて加工する方法が一般に用いられる。
電圧の制御の分野でますます特徴を発揮しつつあり、現
在では８０００Ｖのアノード電圧を制御できるものが開
発されている。高耐圧ダイオードやＧＴＯなどの高耐圧
素子は、主ＰＮ接合の表面電界を弱めてやらないと、Ｐ
Ｎ接合のもつ本来の耐圧よりも低い電圧で電子なだれ降
伏が起こって、高耐圧素子を作ることができない。この
ため、ベベルと呼ばれる接合の露出部を含む表面に傾斜
をつけて加工する方法が一般に用いられる。
【０００３】以下に、従来のＧＴＯ素子のペレット断面
を示す図５に基づいてベベル加工の手順を説明する。
を示す図５に基づいてベベル加工の手順を説明する。
【０００４】（１）半導体ウエハーにＮ型エミッタ層
１、Ｐ型ベース層２、Ｎ型ベース層３、Ｐ型エミッタ層
４と、カソード金属電極５、ゲート金属電極６、アノー
ド金属電極７を形成した後、機械加工によりベベル加工
面９を形成する。このとき加工面９の角度は所定の値に
厳密に制御され、且つ欠けのない一様な面にしなければ
ならない。
１、Ｐ型ベース層２、Ｎ型ベース層３、Ｐ型エミッタ層
４と、カソード金属電極５、ゲート金属電極６、アノー
ド金属電極７を形成した後、機械加工によりベベル加工
面９を形成する。このとき加工面９の角度は所定の値に
厳密に制御され、且つ欠けのない一様な面にしなければ
ならない。
【０００５】（２）エッチングによりベベル加工面９の
加工歪みを除去する。このとき、加工面以外の部分を誤
ってエッチングしてしまわないように工夫しなければな
らない。
加工歪みを除去する。このとき、加工面以外の部分を誤
ってエッチングしてしまわないように工夫しなければな
らない。
【０００６】（３）加工面を十分に洗浄し、水分を完全
に除去するため１００〜２００℃で数時間の乾燥を行
う。
に除去するため１００〜２００℃で数時間の乾燥を行
う。
【０００７】（４）加工面をパッシベーション材料８で
保護する。このとき、パッシベーション材料８が他の部
分、特に電極部（５，６，７）に付着しないようにしな
ければならない。
保護する。このとき、パッシベーション材料８が他の部
分、特に電極部（５，６，７）に付着しないようにしな
ければならない。
【０００８】
【発明が解決しようとする課題】前記のようにベベル技
術はＩＣやＬＳＩ等でも用いられているウエハープロセ
スとは別の複雑で手間のかかる自動化の困難な手法であ
る。一方、最近ＩＣやＬＳＩ等でも用いられているＰＮ
接合の終端技術であるフィールドリング（またはガード
リング）技術が、ＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）やＳＩＴｈ（静電誘導型サイリスタ）など
の高耐圧素子に適用されてきている。
術はＩＣやＬＳＩ等でも用いられているウエハープロセ
スとは別の複雑で手間のかかる自動化の困難な手法であ
る。一方、最近ＩＣやＬＳＩ等でも用いられているＰＮ
接合の終端技術であるフィールドリング（またはガード
リング）技術が、ＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）やＳＩＴｈ（静電誘導型サイリスタ）など
の高耐圧素子に適用されてきている。
【０００９】フィールドリング技術とは、従来のプレナ
ー接合の外側に一本または複数のリング状のプレナー拡
散層と同じ型の拡散層を形成するものであり、従来のプ
レナー接合が理想的接合（ａｂｒｕｐｔ ｐａｒａｌｌ
ｅｌ ｐｌａｎｅ ｊｕｎｃｔｉｏｎ）の耐圧の５０％
程度しか実現できなかったのに対し、フィールドリング
技術を用いれば、ほぼ１００％に近い耐圧まで実現でき
る。
ー接合の外側に一本または複数のリング状のプレナー拡
散層と同じ型の拡散層を形成するものであり、従来のプ
レナー接合が理想的接合（ａｂｒｕｐｔ ｐａｒａｌｌ
ｅｌ ｐｌａｎｅ ｊｕｎｃｔｉｏｎ）の耐圧の５０％
程度しか実現できなかったのに対し、フィールドリング
技術を用いれば、ほぼ１００％に近い耐圧まで実現でき
る。
【００１０】ＩＧＢＴやＳＩＴｈでは主接合がＮ型ベー
スに薄いＰ型ゲート層を形成することにより形成される
ので、Ｐ型ゲート層をプレナー拡散により形成し、同時
にＰ型フィールドリング層を形成することができる。し
かしながら、ＧＴＯはそれらの素子と異なり、厚いＰ型
ベース層があるためにフィールドリング技術の適用は困
難であった。これは厚いＰ型ベース層をプレナー拡散し
た場合、拡散は深さ方向と同時に水平方向にも発生する
ためフィールドリングとのピッチを精密に制御できない
という理由による。
スに薄いＰ型ゲート層を形成することにより形成される
ので、Ｐ型ゲート層をプレナー拡散により形成し、同時
にＰ型フィールドリング層を形成することができる。し
かしながら、ＧＴＯはそれらの素子と異なり、厚いＰ型
ベース層があるためにフィールドリング技術の適用は困
難であった。これは厚いＰ型ベース層をプレナー拡散し
た場合、拡散は深さ方向と同時に水平方向にも発生する
ためフィールドリングとのピッチを精密に制御できない
という理由による。
【００１１】本発明は上記の点に鑑みてなされたもので
その目的は、厚いＰ型ベース層をもつＧＴＯにおいても
フィールドプレート構造を付加できるようにしたゲート
ターンオフサイリスタを提供することにある。
その目的は、厚いＰ型ベース層をもつＧＴＯにおいても
フィールドプレート構造を付加できるようにしたゲート
ターンオフサイリスタを提供することにある。
【００１２】
【課題を解決するための手段】本発明は、Ｐ型エミッタ
層と、該Ｐ型エミッタ層上に設けられたＮ型ベース層
と、該Ｎ型ベース層上に設けられたＰ型ベース層と、該
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域とを有し、前記Ｐ型エミッタ
層の表面にアノード金属電極を設け、前記複数のＮ型エ
ミッタ領域の各々の表面にカソード金属電極を設け、必
要に応じて前記Ｐ型ベース層の表面層に前記Ｎ型エミッ
タ領域を囲む比較的高濃度のＰ型ゲート領域を設け、前
記ゲート領域の表面にゲート金属電極を設け、前記ゲー
ト金属電極にゲート信号を印加して前記アノード、カソ
ード金属電極間の電流をターンオンまたはターンオフす
るゲートターンオフサイリスタにおいて、（１）前記Ｐ
型ベース層はプレナー接合とし、且つその外周部に１本
または複数本のＰ型フィールドリング層を設けたことを
特徴とし、（２）前記Ｐ型ベース層とＰ型フィールドリ
ング層は別々の熱処理により形成し、且つ前記Ｐ型フィ
ールドリング層は前記Ｐ型ベース層に比べて浅いことを
特徴とし、（３）前記Ｐ型フィールドリング層形成時に
フィールドリングより内周部側に前記Ｐ型ベース層とオ
ーバーラップし且つ前記Ｐ型ベース層より外周部まで形
成される比較的浅いＰ型接続層を設けたことを特徴と
し、（４）前記ゲートターンオフサイリスタは、逆阻止
型ゲートターンオフサイリスタであり、前記Ｎ型ベース
層およびＰ型エミッタ層の逆方向接合はベベル加工によ
り端面処理されていることを特徴としている。
層と、該Ｐ型エミッタ層上に設けられたＮ型ベース層
と、該Ｎ型ベース層上に設けられたＰ型ベース層と、該
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域とを有し、前記Ｐ型エミッタ
層の表面にアノード金属電極を設け、前記複数のＮ型エ
ミッタ領域の各々の表面にカソード金属電極を設け、必
要に応じて前記Ｐ型ベース層の表面層に前記Ｎ型エミッ
タ領域を囲む比較的高濃度のＰ型ゲート領域を設け、前
記ゲート領域の表面にゲート金属電極を設け、前記ゲー
ト金属電極にゲート信号を印加して前記アノード、カソ
ード金属電極間の電流をターンオンまたはターンオフす
るゲートターンオフサイリスタにおいて、（１）前記Ｐ
型ベース層はプレナー接合とし、且つその外周部に１本
または複数本のＰ型フィールドリング層を設けたことを
特徴とし、（２）前記Ｐ型ベース層とＰ型フィールドリ
ング層は別々の熱処理により形成し、且つ前記Ｐ型フィ
ールドリング層は前記Ｐ型ベース層に比べて浅いことを
特徴とし、（３）前記Ｐ型フィールドリング層形成時に
フィールドリングより内周部側に前記Ｐ型ベース層とオ
ーバーラップし且つ前記Ｐ型ベース層より外周部まで形
成される比較的浅いＰ型接続層を設けたことを特徴と
し、（４）前記ゲートターンオフサイリスタは、逆阻止
型ゲートターンオフサイリスタであり、前記Ｎ型ベース
層およびＰ型エミッタ層の逆方向接合はベベル加工によ
り端面処理されていることを特徴としている。
【００１３】
【作用】接合端面の電界緩和は、フィールドリング部
（フィールドリング拡散層）で行われる。このためＰ型
ベース層を、高耐圧化のために従来のベベル構造採用時
のように厚くする必要はない。Ｐ型ベース層の拡散とフ
ィールドリング拡散層は別々の拡散で形成しているの
で、フィールドリング拡散層の厚みをＰ型ベース層の厚
みに拘わらず薄くすることができる。このためフィール
ドリング間のピッチを高精度に制御することができる。
これによって厚いＰ型ベース層を持つＧＴＯにおいても
フィールドプレート構造を付加することができる。
（フィールドリング拡散層）で行われる。このためＰ型
ベース層を、高耐圧化のために従来のベベル構造採用時
のように厚くする必要はない。Ｐ型ベース層の拡散とフ
ィールドリング拡散層は別々の拡散で形成しているの
で、フィールドリング拡散層の厚みをＰ型ベース層の厚
みに拘わらず薄くすることができる。このためフィール
ドリング間のピッチを高精度に制御することができる。
これによって厚いＰ型ベース層を持つＧＴＯにおいても
フィールドプレート構造を付加することができる。
【００１４】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。図１において図５と同一部分は同一符号を
持って示している。本発明では従来のＧＴＯのＰ型ベー
ス層の外周部にフィールドリング拡散層を付加したもの
であるが、フィールドリングを付加するために工夫した
ポイントは以下の３点である。
ら説明する。図１において図５と同一部分は同一符号を
持って示している。本発明では従来のＧＴＯのＰ型ベー
ス層の外周部にフィールドリング拡散層を付加したもの
であるが、フィールドリングを付加するために工夫した
ポイントは以下の３点である。
【００１５】（１）Ｐ型ベース層２をプレナー拡散によ
り形成した。 （２）フィールドリング拡散層１０はＰ型ベース層２の
拡散とは別の拡散で形成した。 （３）フィールドリング拡散層１０の内周側にＰ型ベー
ス層２の一部とオーバーラップする接続層１１（Ｐ型）
をフィールドリング拡散と同時に形成する。
り形成した。 （２）フィールドリング拡散層１０はＰ型ベース層２の
拡散とは別の拡散で形成した。 （３）フィールドリング拡散層１０の内周側にＰ型ベー
ス層２の一部とオーバーラップする接続層１１（Ｐ型）
をフィールドリング拡散と同時に形成する。
【００１６】前記（１）に関してはＰ型不純物にボロン
を選べば酸化シリコン膜を拡散マスクにすることによっ
て容易にプレナー拡散を行うことができる。従来はベベ
ル構造を採用していたので、接合端面での電界を緩和さ
せるために高圧素子になればなるほどＰ型ベース層２を
厚くしてやる必要があった。そのため従来は高圧素子で
はボロンよりもむしろ拡散係数の大きいガリウムやアル
ミニウムが用いられていたが、これらの不純物の拡散は
ボロンに比べて制御が困難であり、且つ酸化シリコン膜
のマスク効果がないためプレナー拡散もできなかった。
本発明では接合端面の電界緩和はフィールドリング部で
行うようにしているので、高耐圧化にともなってＰ型ベ
ース層２を厚くする必要はない。
を選べば酸化シリコン膜を拡散マスクにすることによっ
て容易にプレナー拡散を行うことができる。従来はベベ
ル構造を採用していたので、接合端面での電界を緩和さ
せるために高圧素子になればなるほどＰ型ベース層２を
厚くしてやる必要があった。そのため従来は高圧素子で
はボロンよりもむしろ拡散係数の大きいガリウムやアル
ミニウムが用いられていたが、これらの不純物の拡散は
ボロンに比べて制御が困難であり、且つ酸化シリコン膜
のマスク効果がないためプレナー拡散もできなかった。
本発明では接合端面の電界緩和はフィールドリング部で
行うようにしているので、高耐圧化にともなってＰ型ベ
ース層２を厚くする必要はない。
【００１７】前記（２）に関しては、別々の拡散にする
ことで、フィールドリング拡散層１０の厚みをＰ型ベー
ス層２の厚みに拘わらず薄くできる。これによってフィ
ールドリング間のピッチを高精度に制御することが可能
となる。
ことで、フィールドリング拡散層１０の厚みをＰ型ベー
ス層２の厚みに拘わらず薄くできる。これによってフィ
ールドリング間のピッチを高精度に制御することが可能
となる。
【００１８】前記（３）に関しては、オーバーラップ部
分を設けることで、Ｐ型ベース層２の端部は実質上接続
層１１の端部となり、最内周のフィールドリング層との
ピッチを高精度に制御することが可能となる。
分を設けることで、Ｐ型ベース層２の端部は実質上接続
層１１の端部となり、最内周のフィールドリング層との
ピッチを高精度に制御することが可能となる。
【００１９】図２は、本発明を逆方向阻止電圧を有する
ＧＴＯに適用した一実施例を示し、逆方向のＮ型ベース
層３−Ｐ型エミッタ層４間の接合は従来のベベル構造と
なっている。図２において図１と同一部分は同一符号を
もって示している。この実施例の場合も前記（１）、
（２）、（３）の方法で形成するものである。
ＧＴＯに適用した一実施例を示し、逆方向のＮ型ベース
層３−Ｐ型エミッタ層４間の接合は従来のベベル構造と
なっている。図２において図１と同一部分は同一符号を
もって示している。この実施例の場合も前記（１）、
（２）、（３）の方法で形成するものである。
【００２０】図３は、本発明を逆方向阻止電圧を有する
ＧＴＯに適用した他の実施例を示している。Ｐ型エミッ
タ層４をＰ型ベース層２と同様にプレナー接合とし、本
発明の前記（１）、（２）、（３）の方法を適用してフ
ィールドリング拡散層２０（ガードリング部）および接
続層２１を設けることにより所定の逆阻止電圧を達成す
るものである。図３において図１と同一部分は同一符号
をもって示している。
ＧＴＯに適用した他の実施例を示している。Ｐ型エミッ
タ層４をＰ型ベース層２と同様にプレナー接合とし、本
発明の前記（１）、（２）、（３）の方法を適用してフ
ィールドリング拡散層２０（ガードリング部）および接
続層２１を設けることにより所定の逆阻止電圧を達成す
るものである。図３において図１と同一部分は同一符号
をもって示している。
【００２１】図４は、ダイオードを逆並列に集積したい
わゆる逆導通ＧＴＯに本発明を適用した実施例である。
ＧＴＯ部のＰ型ベース層２とダイオード部のＰ型層１２
とは独立したプレナー接合となっているため、従来の逆
導通ＧＴＯでしばしばみられたダイオード部の導通時の
ＧＴＯの誤点弧がない。図４において図１と同一部分は
同一符号をもって示している。この実施例の場合も前記
（１）、（２）、（３）の方法で形成するものである。
わゆる逆導通ＧＴＯに本発明を適用した実施例である。
ＧＴＯ部のＰ型ベース層２とダイオード部のＰ型層１２
とは独立したプレナー接合となっているため、従来の逆
導通ＧＴＯでしばしばみられたダイオード部の導通時の
ＧＴＯの誤点弧がない。図４において図１と同一部分は
同一符号をもって示している。この実施例の場合も前記
（１）、（２）、（３）の方法で形成するものである。
【００２２】さらに本発明は、図示省略しているが、素
子の中央部にダイオード部を、外周部にＧＴＯ部を配置
して成る逆導通型ＧＴＯに適用しても前記同様の作用、
効果を奏する。
子の中央部にダイオード部を、外周部にＧＴＯ部を配置
して成る逆導通型ＧＴＯに適用しても前記同様の作用、
効果を奏する。
【００２３】すなわちまず、Ｎ型ベース層と、該Ｎ型ベ
ース層の中央下側に設けられたＮ型高濃度層および中央
上側に設けられたＰ型層とによってダイオード部を形成
し、前記Ｎ型ベース層の外周下側に設けられたＰ型エミ
ッタ層および外周上側に設けられたＰ型ベース層と、該
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域とによってゲートターンオフ
サイリスタ部を形成する。
ース層の中央下側に設けられたＮ型高濃度層および中央
上側に設けられたＰ型層とによってダイオード部を形成
し、前記Ｎ型ベース層の外周下側に設けられたＰ型エミ
ッタ層および外周上側に設けられたＰ型ベース層と、該
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域とによってゲートターンオフ
サイリスタ部を形成する。
【００２４】そして前記ゲートターンオフサイリスタ部
のＰ型エミッタ層およびダイオード部のＮ型高濃度層の
表面にアノード電極を設け、前記複数のＮ型エミッタ領
域およびダイオード部のＰ型層の各表面にカソード金属
電極を設け、必要に応じて前記Ｐ型ベース層の表面層に
前記Ｎ型エミッタ領域を囲む比較的高濃度のＰ型ゲート
領域を設け、前記ゲート領域の表面にゲート金属電極を
設ける。
のＰ型エミッタ層およびダイオード部のＮ型高濃度層の
表面にアノード電極を設け、前記複数のＮ型エミッタ領
域およびダイオード部のＰ型層の各表面にカソード金属
電極を設け、必要に応じて前記Ｐ型ベース層の表面層に
前記Ｎ型エミッタ領域を囲む比較的高濃度のＰ型ゲート
領域を設け、前記ゲート領域の表面にゲート金属電極を
設ける。
【００２５】そして前記Ｐ型ベース層、Ｐ型層、Ｐ型エ
ミッタ層およびＮ型高濃度層はプレナー接合とし、且つ
Ｐ型ベース層およびＰ型層の外周部に１本または複数本
のＰ型フィールドリング層を設け、さらに該フィールド
リングより内周、外周に位置し、且つ前記Ｐ型ベース
層、Ｐ型層とオーバーラップする部位に比較的浅いＰ型
接続層を各々設ける。
ミッタ層およびＮ型高濃度層はプレナー接合とし、且つ
Ｐ型ベース層およびＰ型層の外周部に１本または複数本
のＰ型フィールドリング層を設け、さらに該フィールド
リングより内周、外周に位置し、且つ前記Ｐ型ベース
層、Ｐ型層とオーバーラップする部位に比較的浅いＰ型
接続層を各々設ける。
【００２６】
【発明の効果】以上のように本発明によれば、Ｐ型ベー
ス層をプレナー接合とし、且つその外周部に１本または
複数本のＰ型フィールドリング層とＰ型接続層を設けた
ので、厚いＰ型ベース層をもつＧＴＯにおいてもフィー
ルドプレート構造を付加できるようになった。これによ
って素子の高耐圧化にともなってＰ型ベース層を厚くす
る必要はなくなった。
ス層をプレナー接合とし、且つその外周部に１本または
複数本のＰ型フィールドリング層とＰ型接続層を設けた
ので、厚いＰ型ベース層をもつＧＴＯにおいてもフィー
ルドプレート構造を付加できるようになった。これによ
って素子の高耐圧化にともなってＰ型ベース層を厚くす
る必要はなくなった。
【００２７】またフィールドリング拡散層の厚みをＰ型
ベース層の厚みに拘わらず薄くでき、このためフィール
ドリング間のピッチを高精度に制御することができる。
さらに接続層を設けていることにより最内周のフィール
ドリング層とのピッチを高精度に制御することが可能と
なった。
ベース層の厚みに拘わらず薄くでき、このためフィール
ドリング間のピッチを高精度に制御することができる。
さらに接続層を設けていることにより最内周のフィール
ドリング層とのピッチを高精度に制御することが可能と
なった。
【００２８】また従来のベベル構造でしか高耐圧のＧＴ
Ｏの主接合の端面処理ができなかったのに対し、本発明
によりウエハープロセスだけで主接合の端面処理ができ
るようになったので、次のような効果が期待できる。
Ｏの主接合の端面処理ができなかったのに対し、本発明
によりウエハープロセスだけで主接合の端面処理ができ
るようになったので、次のような効果が期待できる。
【００２９】（１）従来のウエハープロセス装置以外に
特別な装置を必要としない。すなわちベベル加工装置、
エッチング処理装置、乾燥装置、パッシベーション装
置、キュア装置等が不要となる。 （２）プロセスの自動化が、ウエハープロセスのため容
易であり、このため工数が低減でき、コストダウンが可
能となる。 （３）精度と再現性に優れるウエハープロセスでできる
ので、歩留まりが向上する。
特別な装置を必要としない。すなわちベベル加工装置、
エッチング処理装置、乾燥装置、パッシベーション装
置、キュア装置等が不要となる。 （２）プロセスの自動化が、ウエハープロセスのため容
易であり、このため工数が低減でき、コストダウンが可
能となる。 （３）精度と再現性に優れるウエハープロセスでできる
ので、歩留まりが向上する。
【図１】本発明の一実施例を示す断面構成図。
【図２】本発明の他の実施例を示す断面構成図。
【図３】本発明の他の実施例を示す断面構成図。
【図４】本発明の他の実施例を示す断面構成図。
【図５】従来のゲートターンオフサイリスタの一例を示
す断面構成図。
す断面構成図。
１…Ｎ型エミッタ層 ２…Ｐ型ベース層 ３…Ｎ型ベース層 ４…Ｐ型エミッタ層 ５…カソード金属電極 ６…ゲート金属電極 ７…アノード金属電極 ８…パッシベーション材料 ９…ベベル加工面 １０，２０…フィールドリング拡散層 １１，２１…接続層 １２…ダイオード部Ｐ型層 １３…ダイオード部Ｎ型高濃度層
Claims (11)
- 【請求項１】 Ｐ型エミッタ層と、該Ｐ型エミッタ層上
に設けられたＮ型ベース層と、該Ｎ型ベース層上に設け
られたＰ型ベース層と、該Ｐ型ベース層の表面層へ部分
的に細分化されて形成された複数のＮ型エミッタ領域と
を有し、前記Ｐ型エミッタ層の表面にアノード金属電極
を設け、前記複数のＮ型エミッタ領域の各々の表面にカ
ソード金属電極を設け、必要に応じて前記Ｐ型ベース層
の表面層に前記Ｎ型エミッタ領域を囲む比較的高濃度の
Ｐ型ゲート領域を設け、前記ゲート領域の表面にゲート
金属電極を設け、前記ゲート金属電極にゲート信号を印
加して前記アノード、カソード金属電極間の電流をター
ンオンまたはターンオフするゲートターンオフサイリス
タにおいて、 前記Ｐ型ベース層はプレナー接合とし、且つその外周部
に１本または複数本のＰ型フィールドリング層を設けた
ことを特徴とするゲートターンオフサイリスタ。 - 【請求項２】 前記Ｐ型ベース層とＰ型フィールドリン
グ層は別々の熱処理により形成し、且つ前記Ｐ型フィー
ルドリング層は前記Ｐ型ベース層に比べて浅いことを特
徴とする請求項１に記載のゲートターンオフサイリス
タ。 - 【請求項３】 前記Ｐ型フィールドリング層形成時にフ
ィールドリングより内周部側に前記Ｐ型ベース層とオー
バーラップし且つ前記Ｐ型ベース層より外周部まで形成
される比較的浅いＰ型接続層を設けたことを特徴とする
請求項２に記載のゲートターンオフサイリスタ。 - 【請求項４】 前記ゲートターンオフサイリスタは、逆
阻止型ゲートターンオフサイリスタであり、前記Ｎ型ベ
ース層およびＰ型エミッタ層の逆方向接合はベベル加工
により端面処理されていることを特徴とする請求項１又
は２又は３に記載のゲートターンオフサイリスタ。 - 【請求項５】 Ｐ型エミッタ層と、該Ｐ型エミッタ層上
に設けられたＮ型ベース層と、該Ｎ型ベース層上に設け
られたＰ型ベース層と、該Ｐ型ベース層の表面層へ部分
的に細分化されて形成された複数のＮ型エミッタ領域と
を有し、前記Ｐ型エミッタ層の表面にアノード金属電極
を設け、前記複数のＮ型エミッタ領域の各々の表面にカ
ソード金属電極を設け、必要に応じて前記Ｐ型ベース層
の表面層に前記Ｎ型エミッタ領域を囲む比較的高濃度の
Ｐ型ゲート領域を設け、前記ゲート領域の表面にゲート
金属電極を設け、前記ゲート金属電極にゲート信号を印
加して前記アノード、カソード金属電極間の電流をター
ンオンまたはターンオフする逆阻止型のゲートターンオ
フサイリスタにおいて、 前記Ｐ型ベース層およびＰ型エミッタ層はプレナー接合
とし、且つそれら外周部に１本または複数本のＰ型フィ
ールドリング層を各々設けたことを特徴とするゲートタ
ーンオフサイリスタ。 - 【請求項６】 前記Ｐ型ベース層、Ｐ型エミッタ層とＰ
型フィールドリング層は別々の熱処理により形成し、且
つ前記Ｐ型フィールドリング層は前記Ｐ型ベース層、Ｐ
型エミッタ層に比べて浅いことを特徴とする請求項５に
記載のゲートターンオフサイリスタ。 - 【請求項７】 前記Ｐ型フィールドリング層形成時にフ
ィールドリングより内周部側に前記Ｐ型ベース層、Ｐ型
エミッタ層と各々オーバーラップし且つ前記Ｐ型ベース
層、Ｐ型エミッタ層より外周部まで形成される比較的浅
いＰ型接続層を設けたことを特徴とする請求項６に記載
のゲートターンオフサイリスタ。 - 【請求項８】 Ｎ型ベース層と、該Ｎ型ベース層の中央
下側に設けられたＰ型エミッタ層および中央上側に設け
られたＰ型ベース層と、該Ｐ型ベース層の表面層へ部分
的に細分化されて形成された複数のＮ型エミッタ領域と
によってゲートターンオフサイリスタ部を形成し、 前記Ｎ型ベース層の外周下側に設けられたＮ型高濃度層
および外周上側に設けられたＰ型層とによってダイオー
ド部を形成し、 前記ゲートターンオフサイリスタ部のＰ型エミッタ層お
よびダイオード部のＮ型高濃度層の表面にアノード電極
を設け、前記複数のＮ型エミッタ領域およびダイオード
部のＰ型層の各表面にカソード金属電極を設け、 必要に応じて前記Ｐ型ベース層の表面層に前記Ｎ型エミ
ッタ領域を囲む比較的高濃度のＰ型ゲート領域を設け、
前記ゲート領域の表面にゲート金属電極を設け、前記ゲ
ート金属電極にゲート信号を印加して前記アノード、カ
ソード金属電極間の電流をターンオンまたはターンオフ
する逆導通型ゲートターンオフサイリスタにおいて、 前記Ｐ型ベース層、Ｐ型層、Ｐ型エミッタ層およびＮ型
高濃度層はプレナー接合とし、且つＰ型ベース層および
Ｐ型層の外周部に１本または複数本のＰ型フィールドリ
ング層を設けたことを特徴とするゲートターンオフサイ
リスタ。 - 【請求項９】 Ｎ型ベース層と、該Ｎ型ベース層の中央
下側に設けられたＮ型高濃度層および中央上側に設けら
れたＰ型層とによってダイオード部を形成し、 前記Ｎ型ベース層の外周下側に設けられたＰ型エミッタ
層および外周上側に設けられたＰ型ベース層と、該Ｐ型
ベース層の表面層へ部分的に細分化されて形成された複
数のＮ型エミッタ領域とによってゲートターンオフサイ
リスタ部を形成し、 前記ゲートターンオフサイリスタ部のＰ型エミッタ層お
よびダイオード部のＮ型高濃度層の表面にアノード電極
を設け、前記複数のＮ型エミッタ領域およびダイオード
部のＰ型層の各表面にカソード金属電極を設け、 必要に応じて前記Ｐ型ベース層の表面層に前記Ｎ型エミ
ッタ領域を囲む比較的高濃度のＰ型ゲート領域を設け、
前記ゲート領域の表面にゲート金属電極を設け、前記ゲ
ート金属電極にゲート信号を印加して前記アノード、カ
ソード金属電極間の電流をターンオンまたはターンオフ
する逆導通型ゲートターンオフサイリスタにおいて、 前記Ｐ型ベース層、Ｐ型層、Ｐ型エミッタ層およびＮ型
高濃度層はプレナー接合とし、且つＰ型ベース層および
Ｐ型層の外周部に１本または複数本のＰ型フィールドリ
ング層を設けたことを特徴とするゲートターンオフサイ
リスタ。 - 【請求項１０】 前記Ｐ型ベース層、Ｐ型層とＰ型フィ
ールドリング層は別々の熱処理により形成し、且つ前記
Ｐ型フィールドリング層は前記Ｐ型ベース層、Ｐ型層に
比べて浅いことを特徴とする請求項８又は９に記載のゲ
ートターンオフサイリスタ。 - 【請求項１１】 前記Ｐ型フィールドリング層形成時に
フィールドリングより内周、外周に位置し、且つ前記Ｐ
型ベース層、Ｐ型層とオーバーラップする部位に形成さ
れた比較的浅いＰ型接続層を各々設けたことを特徴とす
る請求項１０に記載のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22384594A JPH0888351A (ja) | 1994-09-20 | 1994-09-20 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22384594A JPH0888351A (ja) | 1994-09-20 | 1994-09-20 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888351A true JPH0888351A (ja) | 1996-04-02 |
Family
ID=16804629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22384594A Pending JPH0888351A (ja) | 1994-09-20 | 1994-09-20 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888351A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191618A (ja) * | 1997-10-24 | 1999-07-13 | Asea Brown Boveri Ag | ストップ層を有するゲートターンオフサイリスタ |
| JP2001185727A (ja) * | 1999-10-15 | 2001-07-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2001358328A (ja) * | 2000-06-13 | 2001-12-26 | Nippon Inter Electronics Corp | サイリスタ及びそのサイリスタを使用した制御回路 |
| WO2004040654A1 (de) * | 2002-10-30 | 2004-05-13 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristorbauelement mit verbessertem sperrverhalten in rückwärtsrichtung |
| JP2006196502A (ja) * | 2005-01-11 | 2006-07-27 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2008541480A (ja) * | 2005-05-18 | 2008-11-20 | クリー インコーポレイテッド | 双方向遮断能力を有する高電圧炭化ケイ素ｍｏｓバイポーラデバイスおよびその製造方法 |
| EP2463913A1 (en) * | 2010-12-13 | 2012-06-13 | ABB Technology AG | Bipolar reverse-blocking non-punch-through power semiconductor device |
-
1994
- 1994-09-20 JP JP22384594A patent/JPH0888351A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191618A (ja) * | 1997-10-24 | 1999-07-13 | Asea Brown Boveri Ag | ストップ層を有するゲートターンオフサイリスタ |
| JP2001185727A (ja) * | 1999-10-15 | 2001-07-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP4696337B2 (ja) * | 1999-10-15 | 2011-06-08 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2001358328A (ja) * | 2000-06-13 | 2001-12-26 | Nippon Inter Electronics Corp | サイリスタ及びそのサイリスタを使用した制御回路 |
| WO2004040654A1 (de) * | 2002-10-30 | 2004-05-13 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristorbauelement mit verbessertem sperrverhalten in rückwärtsrichtung |
| DE10250608B4 (de) * | 2002-10-30 | 2005-09-29 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristorbauelement mit verbessertem Sperrverhalten in Rückwärtsrichtung |
| JP2006196502A (ja) * | 2005-01-11 | 2006-07-27 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2008541480A (ja) * | 2005-05-18 | 2008-11-20 | クリー インコーポレイテッド | 双方向遮断能力を有する高電圧炭化ケイ素ｍｏｓバイポーラデバイスおよびその製造方法 |
| EP2463913A1 (en) * | 2010-12-13 | 2012-06-13 | ABB Technology AG | Bipolar reverse-blocking non-punch-through power semiconductor device |
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