JPS603766A - 情報処理装置の制御回路 - Google Patents
情報処理装置の制御回路Info
- Publication number
- JPS603766A JPS603766A JP58113105A JP11310583A JPS603766A JP S603766 A JPS603766 A JP S603766A JP 58113105 A JP58113105 A JP 58113105A JP 11310583 A JP11310583 A JP 11310583A JP S603766 A JPS603766 A JP S603766A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- dma
- control circuit
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の屈する技術分野〕
本発明は情報処理装置内の保守および信頼性を発揮させ
る回路に関するもので特に情報処理装置のデータログを
行うための制御回路に関するものである。
る回路に関するもので特に情報処理装置のデータログを
行うための制御回路に関するものである。
従来、情報処理装置の保守および信頼性を実現する目的
で情報処理の経過履歴を保存するためにデータログを行
ってログ対象のデータ金主記憶回路からログ専用メモリ
に格納しているが、このデータログの方式にはプロセッ
サの処理に負つととるが多い欠点があった。すなわちデ
ータログはプロセッサの割込事象の発生で始棟り、その
後はデータログ金実施すべき事象が発生する度４σにデ
ータログを実現するためのプログラムが繰返し稼動され
る。仁のため従来のデータログの方式は主記憶回路上傾
ログ実行ブロクラム舎配置しなければならず、またログ
実行用の割込機桁と割込プログラムとを必要とし、さら
に上記ログ実行プログラムの稼動により通常のプログラ
ムの稼動が中断される等のプロセッサに種々の負荷を与
える欠点があった。
で情報処理の経過履歴を保存するためにデータログを行
ってログ対象のデータ金主記憶回路からログ専用メモリ
に格納しているが、このデータログの方式にはプロセッ
サの処理に負つととるが多い欠点があった。すなわちデ
ータログはプロセッサの割込事象の発生で始棟り、その
後はデータログ金実施すべき事象が発生する度４σにデ
ータログを実現するためのプログラムが繰返し稼動され
る。仁のため従来のデータログの方式は主記憶回路上傾
ログ実行ブロクラム舎配置しなければならず、またログ
実行用の割込機桁と割込プログラムとを必要とし、さら
に上記ログ実行プログラムの稼動により通常のプログラ
ムの稼動が中断される等のプロセッサに種々の負荷を与
える欠点があった。
本発明の目的は、情報処理装置のデータログ動作をプロ
セッサの割込事象を生じることなく、プロセッサの負荷
を軽減して行うことができる情報処理装置の制御回路を
提供することにある。
セッサの割込事象を生じることなく、プロセッサの負荷
を軽減して行うことができる情報処理装置の制御回路を
提供することにある。
本発明れ、ログ対象のデータを主記憶回路からプロセッ
サをわずられすとと々〈ログ専用メモリに転送するため
にダイレクトメモリアクセス（以下、ＤＭＡという）転
送方式を採用し、プロセッサからログ専用メモリを参照
し、かつ情報処理装置の１ｆ！、動量始時にログ対象の
データが存在する主記憶アドレス並びにデータ長をプロ
セッサから初期設定可能となるような入出力命令実行の
手段を採用したことを特徴とする。本発明の制御回路は
情報処ｆ！Ｒ装置中の入出力制御回路の一種として位１
〜付けられている。 １ すなわち上記入出力動作を実現するために、本 ′発明
の制御回路は、データログを実行させるべきタイミング
を設定するために事象ｆＫ−検出する回路と、主記憶か
らログ専用メモリへ転送するためにＤＭＡを要求する回
路と、］） Ｍ Ａ要求の応答信号を受信［２て主記憶
へログ対象データの存在する主記憶アドレスを指定し、
かつ上記倖読出データの受取りを行う回路と、主記憶か
ら読、出されたデータを格納し、かつプロセッサからの
入出力命令とへ手罠よる操作盤からの操作で読出しｔｑ
能なログ専用メモリ回路と、情報処理装置の稼動開始時
にプロセッサからの入出力命令実行手段でログ対象のデ
ータが存在する主記憶アドレスとログ対象のデータのデ
ータ長を初期設定することができる回路とを備える。
サをわずられすとと々〈ログ専用メモリに転送するため
にダイレクトメモリアクセス（以下、ＤＭＡという）転
送方式を採用し、プロセッサからログ専用メモリを参照
し、かつ情報処理装置の１ｆ！、動量始時にログ対象の
データが存在する主記憶アドレス並びにデータ長をプロ
セッサから初期設定可能となるような入出力命令実行の
手段を採用したことを特徴とする。本発明の制御回路は
情報処ｆ！Ｒ装置中の入出力制御回路の一種として位１
〜付けられている。 １ すなわち上記入出力動作を実現するために、本 ′発明
の制御回路は、データログを実行させるべきタイミング
を設定するために事象ｆＫ−検出する回路と、主記憶か
らログ専用メモリへ転送するためにＤＭＡを要求する回
路と、］） Ｍ Ａ要求の応答信号を受信［２て主記憶
へログ対象データの存在する主記憶アドレスを指定し、
かつ上記倖読出データの受取りを行う回路と、主記憶か
ら読、出されたデータを格納し、かつプロセッサからの
入出力命令とへ手罠よる操作盤からの操作で読出しｔｑ
能なログ専用メモリ回路と、情報処理装置の稼動開始時
にプロセッサからの入出力命令実行手段でログ対象のデ
ータが存在する主記憶アドレスとログ対象のデータのデ
ータ長を初期設定することができる回路とを備える。
次に本発明の実施例を図面を参照して詳細１に説明する
。情報処理装置はプロセッサｌ、主記憶回路２、そして
図外の入出力装置を制御する複数個の人出力制御回路３
により構成される。本発明の特徴ある点は入出力制御回
路３と主記憶回路２と間のデータ転送をプロセッサｌを
わずられすことなく実現するためにＤＭＡ転送方式を採
用することにある。す々わち入出力制御回路３とプロセ
ッサ１との間には１） Ｍ Ａ制御回路４が介挿される
。
。情報処理装置はプロセッサｌ、主記憶回路２、そして
図外の入出力装置を制御する複数個の人出力制御回路３
により構成される。本発明の特徴ある点は入出力制御回
路３と主記憶回路２と間のデータ転送をプロセッサｌを
わずられすことなく実現するためにＤＭＡ転送方式を採
用することにある。す々わち入出力制御回路３とプロセ
ッサ１との間には１） Ｍ Ａ制御回路４が介挿される
。
このＤ Ｍ Ａ １１制御回路４け、プロセッサ１の主
記憶占有を一時朋について抑止しＤＭＡ転送要求のあっ
た入出力制御回路３にＤＭＡ応答４に号を送って入出力
制御回路３が主記憶を占有することを可能にする。この
ＤＭＡ制御回路４の出力にはＤ Ｍ Ａザイクル受信回
路７を介してログ専用メモリ回路８が接続される。この
メモリ回路８には表示回路９および表示操作盤１０が接
続される。咬たＤＭＡ−リイクル受信回路７の出力は分
岐してＤＭＡ終了検出回路１２に接続される。
記憶占有を一時朋について抑止しＤＭＡ転送要求のあっ
た入出力制御回路３にＤＭＡ応答４に号を送って入出力
制御回路３が主記憶を占有することを可能にする。この
ＤＭＡ制御回路４の出力にはＤ Ｍ Ａザイクル受信回
路７を介してログ専用メモリ回路８が接続される。この
メモリ回路８には表示回路９および表示操作盤１０が接
続される。咬たＤＭＡ−リイクル受信回路７の出力は分
岐してＤＭＡ終了検出回路１２に接続される。
１３はインターバルタイマ回路であって、情報処理装置
の一定時間経過後の履歴を保存するために一定周期毎に
タイムアウト事象を発生する。このインターバルタイマ
回路１３の出力１ｄタイムアウト検出回路１４を介して
前記ＤＭＡ終了検出回路】２の出力とともにＤＭＡ要求
指示徊路１５の入力に接続する。この指示回路１５の出
力は前記ＤＭＡ制御回路４の入力に接続される。１６は
主記憶アドレス生成回路、 １７はデータバス、１８は
アドレスノ（スである。
の一定時間経過後の履歴を保存するために一定周期毎に
タイムアウト事象を発生する。このインターバルタイマ
回路１３の出力１ｄタイムアウト検出回路１４を介して
前記ＤＭＡ終了検出回路】２の出力とともにＤＭＡ要求
指示徊路１５の入力に接続する。この指示回路１５の出
力は前記ＤＭＡ制御回路４の入力に接続される。１６は
主記憶アドレス生成回路、 １７はデータバス、１８は
アドレスノ（スである。
このような構成の本実施例制御回路の動作を説明する。
あらかじめログを実施する４轡と力る４（ｇ！は、イン
ターバルタイマ回路１３から所定周期毎に発生するタイ
ムアウト事象を当てる。このインクーノくルタイマ回路
１３のタイ１１アウト事象がタイムアウト検出回路１４
により検出されると、請求指示回路１５がオン状態にな
り、指示回路１５はＤＭＡ制御回路４へＤＭＡ要求信号
を送出する。ＤＭＡ制御回路４から入出力制御回路３お
よびＤＭＡサイクル受４に回路７にＤＭＡ応答イバ号が
送出されると、ＤＭＡザイクル受信回路７１１本実施例
制御回路の各部を制御してＤＭＡ転送動作を実現させる
。
ターバルタイマ回路１３から所定周期毎に発生するタイ
ムアウト事象を当てる。このインクーノくルタイマ回路
１３のタイ１１アウト事象がタイムアウト検出回路１４
により検出されると、請求指示回路１５がオン状態にな
り、指示回路１５はＤＭＡ制御回路４へＤＭＡ要求信号
を送出する。ＤＭＡ制御回路４から入出力制御回路３お
よびＤＭＡサイクル受４に回路７にＤＭＡ応答イバ号が
送出されると、ＤＭＡザイクル受信回路７１１本実施例
制御回路の各部を制御してＤＭＡ転送動作を実現させる
。
まずＤＭＡ＋Ｉイクル受信回路７の制御の下で主記憶ア
ドレス生成回路１６は主記憶回路２に存在するログ対象
のデータアドレスを指定し、ログ専用メモリ回路８ｉ１
主記憶回路２から読出されたデータを格納する。Ｑｉ定
のデータ長のＤ Ｍ Ａ転送が行われると、ＤＭＡ終了
検出回路１ｚが動作【７て、ＤＭ Ａ要求指示回路１５
にオフ状態とするので、ＤＭＡ 請求信号の出力は停止
し、ここに１回のＤＭＡ転送動作が糸λ了ずＺ）。そし
て次のＤＭＡ転送動作は再度のインターバルタイマ回路
Ｊ３のタイムアウト事象が生じるまで待たされる。
ドレス生成回路１６は主記憶回路２に存在するログ対象
のデータアドレスを指定し、ログ専用メモリ回路８ｉ１
主記憶回路２から読出されたデータを格納する。Ｑｉ定
のデータ長のＤ Ｍ Ａ転送が行われると、ＤＭＡ終了
検出回路１ｚが動作【７て、ＤＭ Ａ要求指示回路１５
にオフ状態とするので、ＤＭＡ 請求信号の出力は停止
し、ここに１回のＤＭＡ転送動作が糸λ了ずＺ）。そし
て次のＤＭＡ転送動作は再度のインターバルタイマ回路
Ｊ３のタイムアウト事象が生じるまで待たされる。
なお、情祁処理装置の稼動開始時に０）主記憶アドレス
生成回路１６に対してはログ対象のデータが存在する主
記憶、アドレス、（２，） Ｄ Ｍ Ａ 終了検出ＩＱ
ｌ路１２に対してはログ対象のデータ長、および■イン
ターバルタイマ回路１３に対してはタイムアウト発生間
隔時間をそれぞれプロセッサｌからの入出力命令実行に
より初期設定することができる５１だログＱ７． ＪＴ
Ｉメモリ回路８に格納されているログ内容は、表示操作
盤ｌＯＯ手操作で表示回路９に表示されるとともに入出
力命令実行によるプロセッサｌからの指示で表示回路９
に表示され、表示操作盤ｌＯかｔｙｙ）＠ｙｈ、よ７、
。、７ケ、７１．。おｔＦｔ ７５： ？□□１．アあ
、。１以上のようが情報処理装５″の構成により、本発
明のデータログを行う制御回路を一種の入出力制御回路
として位置付けているため、この制御回路はＤＭＡ制御
回路４にＤＭＡ要求信号を送出し１、そのＤＭＡ応答信
号の送出を４枦に上記恒回１！２の特定アドレスエリア
に存在するログ対象データを読出して、このデータをロ
グ専用メモリ回路８へＤＭＡ転送により格納する仁とが
可能である。
生成回路１６に対してはログ対象のデータが存在する主
記憶、アドレス、（２，） Ｄ Ｍ Ａ 終了検出ＩＱ
ｌ路１２に対してはログ対象のデータ長、および■イン
ターバルタイマ回路１３に対してはタイムアウト発生間
隔時間をそれぞれプロセッサｌからの入出力命令実行に
より初期設定することができる５１だログＱ７． ＪＴ
Ｉメモリ回路８に格納されているログ内容は、表示操作
盤ｌＯＯ手操作で表示回路９に表示されるとともに入出
力命令実行によるプロセッサｌからの指示で表示回路９
に表示され、表示操作盤ｌＯかｔｙｙ）＠ｙｈ、よ７、
。、７ケ、７１．。おｔＦｔ ７５： ？□□１．アあ
、。１以上のようが情報処理装５″の構成により、本発
明のデータログを行う制御回路を一種の入出力制御回路
として位置付けているため、この制御回路はＤＭＡ制御
回路４にＤＭＡ要求信号を送出し１、そのＤＭＡ応答信
号の送出を４枦に上記恒回１！２の特定アドレスエリア
に存在するログ対象データを読出して、このデータをロ
グ専用メモリ回路８へＤＭＡ転送により格納する仁とが
可能である。
〔発明の効果〕
以上説明【またように本発明の情報＃１．理装信の制御
回路をブロセッーリ゛からは一種の入出力制御回路とし
て位１〜付けて構成することにより、プロセッサの負荷
を軽減し、かつプロセッサが格納された履歴データを参
照する際には他の入出力装置同様に入出力命令による手
段で履歴データを参照することが可能となる優れた効果
がある。
回路をブロセッーリ゛からは一種の入出力制御回路とし
て位１〜付けて構成することにより、プロセッサの負荷
を軽減し、かつプロセッサが格納された履歴データを参
照する際には他の入出力装置同様に入出力命令による手
段で履歴データを参照することが可能となる優れた効果
がある。
図は本発明実施例制御回路のブロック構成図。
■・・・７０セツサ、２・・・主記憶回路、３・・・入
出力制御回路、４・・・ＤＭＡ制御回路、７・・・ＤＭ
Ａザイクル受信回路、８・・・ログ専用メモリ１回路、
９・・・表示回路、１０・・・表示稈作盤、１２・・・
ＤＭＡ終了検出回路、１３・・・インターバルタイマ回
路、１４・・・タイムアウト検出回路、１５・・・ＤＭ
Ａ要求指示回路１．Ｉ６・・・主記憶アドレス生成回路
、１７・・・データバス、１８・・・アドレスバス。 竹旧′出願人 日本軍気株式会社 代別人 弁理士 井 １］１ 的 孝
出力制御回路、４・・・ＤＭＡ制御回路、７・・・ＤＭ
Ａザイクル受信回路、８・・・ログ専用メモリ１回路、
９・・・表示回路、１０・・・表示稈作盤、１２・・・
ＤＭＡ終了検出回路、１３・・・インターバルタイマ回
路、１４・・・タイムアウト検出回路、１５・・・ＤＭ
Ａ要求指示回路１．Ｉ６・・・主記憶アドレス生成回路
、１７・・・データバス、１８・・・アドレスバス。 竹旧′出願人 日本軍気株式会社 代別人 弁理士 井 １］１ 的 孝
Claims (1)
- 【特許請求の範囲】 （リ プロセッサと、主記憶回路と、複数僻の入出力制
御回路と、ログ専用メモリと金備え、情報処理の経過履
歴を保存するため圧ログ対象のデータを上記主記憶回路
から上記ログ専用メモリに格納してデータログ動作を行
う情報処理装置において、 データログ動作を実行させるタイミングｆｃ設定するた
めに所定周期毎にタイムアウト事象を発生するインター
バルタイマ回路と、 このタイムアウト事象を検出するタイムアウト検出回路
と、 この検出回路の出力信号により上記主記憶回路からログ
対象のデータを上記ログ専用メモリに転送するためのＤ
ＭＡ要求信号を送出するＴ） Ｍ Ａ要求指示回路と、 この指示回路の１） Ｍ Ａ要求信号を取込み上記プロ
セッサおよび上記入出力制御回路１ｃ Ｄ Ｍ Ａ応答
信号を送出するＤ Ｍ Ａ ｆｔ＋ＩＩ御回路と、この
ＤＭＡ制御回路のＤ Ｍ Ａ応答信号を受信して上記主
記憶回路にログ対象のデータの存在する上記惰アドレス
を指定し、かつ上記主記憶回路からの読出データの受取
りを行う回路と、あらかじめ上記プロセッサからの入出
力命令実行手段でログ対象のデータが存在する主記憶ア
ドレスとログ対象のデータのデータ長とを初期設定する
ことができる回路と 全備え、 上記ログ専用メモリは、蓄積さ！したローフ対象のデー
タを上記プロセッサからの入出力命令と人手による操作
とのいずれかによって、読出すことができるようにオ／
り成された ことを特徴とする情報処理装置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113105A JPS603766A (ja) | 1983-06-22 | 1983-06-22 | 情報処理装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113105A JPS603766A (ja) | 1983-06-22 | 1983-06-22 | 情報処理装置の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603766A true JPS603766A (ja) | 1985-01-10 |
Family
ID=14603608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113105A Pending JPS603766A (ja) | 1983-06-22 | 1983-06-22 | 情報処理装置の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752856A (en) * | 1987-06-08 | 1988-06-21 | Illinois Tool Works Inc. | Capacitive structure |
-
1983
- 1983-06-22 JP JP58113105A patent/JPS603766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752856A (en) * | 1987-06-08 | 1988-06-21 | Illinois Tool Works Inc. | Capacitive structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3083565B2 (ja) | タイママネージャ | |
| JPS6011394B2 (ja) | デ−タ処理システム | |
| JPS6030984B2 (ja) | 多重共通バスを有するデ−タ処理システム | |
| JPS603766A (ja) | 情報処理装置の制御回路 | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JPS58182737A (ja) | 情報処理装置 | |
| JPS6136861A (ja) | 記憶装置 | |
| JPH03257665A (ja) | 情報処理装置 | |
| JPH1139266A (ja) | マルチプロセッサ装置 | |
| JP2577613Y2 (ja) | 情報処理装置 | |
| JPH0721767B2 (ja) | エミュレーション方式 | |
| JPS59148195A (ja) | 記憶装置のリフレツシユ方式 | |
| JPS61250766A (ja) | メモリアクセス制御方式 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPS5849903B2 (ja) | 計算機並列接続システム | |
| JPH03252831A (ja) | Ｄｍａ転送によるｒａｓ情報収集方法 | |
| JPH0822441A (ja) | 情報処理装置およびその通信エラー検出方法 | |
| JPH0514290B2 (ja) | ||
| JPS62140144A (ja) | 障害処理方式 | |
| JPS608932A (ja) | バツフア記憶装置のデ−タ記憶方法 | |
| JPH05316213A (ja) | データシミュレート装置 | |
| JPS6155769A (ja) | バス制御方式 | |
| JPS58165158A (ja) | プロセツサ運用監視方式 | |
| JPS6140658A (ja) | デ−タ処理装置 |