JPS6027416B2 - 丸め演算制御方式 - Google Patents
丸め演算制御方式Info
- Publication number
- JPS6027416B2 JPS6027416B2 JP53118394A JP11839478A JPS6027416B2 JP S6027416 B2 JPS6027416 B2 JP S6027416B2 JP 53118394 A JP53118394 A JP 53118394A JP 11839478 A JP11839478 A JP 11839478A JP S6027416 B2 JPS6027416 B2 JP S6027416B2
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- Japan
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- rounding
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- integer
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Description
【発明の詳細な説明】
この発明は演算結果の最下桁を丸め演算処理した際に表
示データと内部保持データとの一致をはかるようにした
丸め演算制御方式に関する。
示データと内部保持データとの一致をはかるようにした
丸め演算制御方式に関する。
例えば従来の小型電子式計算機においては、内部レジス
夕の桁数に制限があるために、演算結果が内部レジスタ
の桁数を越えてしまう場合や循環小数のような場合は真
の、演算結果に対してレジスタの最下位桁以下のデータ
が全く切り捨てられてしまう場合がある。その場合には
筆算で得られる結果に対し誤差が生じるのが一般的であ
る。例えば、ｍ白図図図目というキー操作を行った場合
には、「０．９９・・・・・・９」と表示されることに
なる。そこで、従来ではこのような欠点を補うため内部
レジスタの桁数を表示レジスタの桁数（ｎ）よりも１桁
多いｎ＋１桁構成とし、表示の際には演算結果の最下桁
（ｎ＋１桁）を四捨五入したデータを表示する方法が採
用されている。しかし、かかる従来のものにおいては、
例えばｍ白図図図目のキー操作で演算が終了する場合に
は特に問題はないが、表示レジスタが「１」となってい
るにもかかわらず、内部レジスタには「０・９９……９
」となっている関係上、ｍ白図図■目のキー操作に引き
続いて何んらかの連続演算結を行う場合や、演算結果に
対し、整数部あるいは４・数部の表示を別個に行わせた
場合等では異なった結果の表示がなされる等の欠点があ
った。この発明は上記した従来の欠点を解消するために
なされたもので、その目的とするところは演算結果に対
してその最下桁を丸めた値が整数となる場合には、演算
レジスタ及び表示レジスタにともに同一の整数データを
記憶させ、演算レジスタ内のデータと表示データとを一
致させるようにした丸め演算制御方式を提供することに
ある。
夕の桁数に制限があるために、演算結果が内部レジスタ
の桁数を越えてしまう場合や循環小数のような場合は真
の、演算結果に対してレジスタの最下位桁以下のデータ
が全く切り捨てられてしまう場合がある。その場合には
筆算で得られる結果に対し誤差が生じるのが一般的であ
る。例えば、ｍ白図図図目というキー操作を行った場合
には、「０．９９・・・・・・９」と表示されることに
なる。そこで、従来ではこのような欠点を補うため内部
レジスタの桁数を表示レジスタの桁数（ｎ）よりも１桁
多いｎ＋１桁構成とし、表示の際には演算結果の最下桁
（ｎ＋１桁）を四捨五入したデータを表示する方法が採
用されている。しかし、かかる従来のものにおいては、
例えばｍ白図図図目のキー操作で演算が終了する場合に
は特に問題はないが、表示レジスタが「１」となってい
るにもかかわらず、内部レジスタには「０・９９……９
」となっている関係上、ｍ白図図■目のキー操作に引き
続いて何んらかの連続演算結を行う場合や、演算結果に
対し、整数部あるいは４・数部の表示を別個に行わせた
場合等では異なった結果の表示がなされる等の欠点があ
った。この発明は上記した従来の欠点を解消するために
なされたもので、その目的とするところは演算結果に対
してその最下桁を丸めた値が整数となる場合には、演算
レジスタ及び表示レジスタにともに同一の整数データを
記憶させ、演算レジスタ内のデータと表示データとを一
致させるようにした丸め演算制御方式を提供することに
ある。
以下、この発明を図面に示す実施例にもとづいて具体的
に説明する。第１図において、符号１は小型電子式計算
機におけるキー入力部であり、このキー入力部１からは
データ信号、キー操作信号が出力されるようになってい
る。上記データ信号はＲＡＭ（ランダムアクセスメモリ
）２に供給され、また上記キー操作信号は制御部３に供
給される。この制御部３からはアドレス指定信号ＡＤの
ほか各種制御信号が出力される。このアドレス指定信号
ＡＤはＲＡＭ２に供給されてＲＡＭ２を構成するＸレジ
スタ２ａ、（このＸレジス夕２ａは表示レジスタを兼用
する。）Ｙレジスタ２ｂ・・・・・・を指定するととも
に、各レジスタ２ａ，２ｂ・・・・・・桁指定も行う。
また、上記制御部３から出力された各種の制御信号は、
キー入力部１、演算部４、表示部５などに与えられるそ
の制御を行う。上記ＲＡＭ２からは上記演算部４を構成
する演算回路４ａヘデータが転送されこのデー外こ従っ
て所定の演算処理が行なわれる。また、ＲＡＭ２からは
表示データが上記表示部５に与えられ表示が行われる。
そして上記演算回路４ａによって得られた演算結果は上
記演算部４内の丸め回路４ｂ及びＭ，メモリ６に与えら
れる。この丸め回路４ｂは演算回路４ａにより得られた
演算結果データの最下桁を四捨五入に丸め演算処理を行
う。そして、上記丸め回路４ｂ‘こよって四捨五入され
た結果はＭ２メモリ７及び整数判断回路８に与えられる
。そして、上記Ｍ，メモリ６からのデータはアンド回路
９を介してＲＡＭ２に与えられるとともに、丸め演算処
理が施された地〆モリ７のデータはアンド回路１ ０を
介してＲＡＭ２に与えられる。そして、上記整数判別回
路８は丸め回路４Ｍこより得られたデータが整数である
か否かを判別し、そのデータが整数である場合にはＭ２
のメモリ７の内容をＲＡＭ２に書き込むために上記アン
ド回路１川こゲート信号を送り、また丸められたデータ
が整数でない場合には、Ｍ，のメモリ６の内容をＲＡＭ
２に書き込むために上記アンド回路９にゲート信号を送
り演算結果データのＲＡＭ２への入力を選択制御する。
以下、この発明における、丸め演算制御方式の動作を第
２図を参照しながら具体的に説明する。第２図はｍ白図
図図目のキー操作を行った場合のＸレジスタ２ａ、Ｙレ
ジスタ２ｂ、Ｍ，メモリ６、Ｍ２メモリ７の内容を示す
状態図、および表示部５の表示状態を示す図である。な
お、第２図に示すように、ＲＡＭ２の各レジスタ２ａ，
２ｂ……はファンクションフラグ桁“Ｆ”、小数点のフ
ラグ桁“Ｐ”を有するとともに、データは丸め演算処理
の為の第０桁を含め第８桁までの計９桁に入力可能であ
る。これに対し、表示部５は×レジスタ２ａの第１桁乃
至第８桁に対応するデータ（８桁）を表示するようにな
してある。しかして、第２図１の如くまず置換キー町を
、操作すると、×レジスタ２ａの第１桁に“１”が書き
込まれるとともに、小数点のフラグ桁“Ｐ”に４・数点
が第１桁にあることを指定する“１”が書き込まれ、表
示部５に於て「 １．」が表示される。次に、ファンク
ションキー日を操作すると、第２図２の如く×レジスタ
２ａに除算を指定するファンクションデータ“２”がフ
ラグ桁“Ｐ”に入力されるとともに、×レジスタ２ａの
内容は演算回路４ａを介して次の贋数操作に備えるため
にＹレジスタ２ｂに転送される。次に、置換キー図を操
作すると、第３図３の如く×レジスタ２ａの第１桁に“
３”が入力される。
に説明する。第１図において、符号１は小型電子式計算
機におけるキー入力部であり、このキー入力部１からは
データ信号、キー操作信号が出力されるようになってい
る。上記データ信号はＲＡＭ（ランダムアクセスメモリ
）２に供給され、また上記キー操作信号は制御部３に供
給される。この制御部３からはアドレス指定信号ＡＤの
ほか各種制御信号が出力される。このアドレス指定信号
ＡＤはＲＡＭ２に供給されてＲＡＭ２を構成するＸレジ
スタ２ａ、（このＸレジス夕２ａは表示レジスタを兼用
する。）Ｙレジスタ２ｂ・・・・・・を指定するととも
に、各レジスタ２ａ，２ｂ・・・・・・桁指定も行う。
また、上記制御部３から出力された各種の制御信号は、
キー入力部１、演算部４、表示部５などに与えられるそ
の制御を行う。上記ＲＡＭ２からは上記演算部４を構成
する演算回路４ａヘデータが転送されこのデー外こ従っ
て所定の演算処理が行なわれる。また、ＲＡＭ２からは
表示データが上記表示部５に与えられ表示が行われる。
そして上記演算回路４ａによって得られた演算結果は上
記演算部４内の丸め回路４ｂ及びＭ，メモリ６に与えら
れる。この丸め回路４ｂは演算回路４ａにより得られた
演算結果データの最下桁を四捨五入に丸め演算処理を行
う。そして、上記丸め回路４ｂ‘こよって四捨五入され
た結果はＭ２メモリ７及び整数判断回路８に与えられる
。そして、上記Ｍ，メモリ６からのデータはアンド回路
９を介してＲＡＭ２に与えられるとともに、丸め演算処
理が施された地〆モリ７のデータはアンド回路１ ０を
介してＲＡＭ２に与えられる。そして、上記整数判別回
路８は丸め回路４Ｍこより得られたデータが整数である
か否かを判別し、そのデータが整数である場合にはＭ２
のメモリ７の内容をＲＡＭ２に書き込むために上記アン
ド回路１川こゲート信号を送り、また丸められたデータ
が整数でない場合には、Ｍ，のメモリ６の内容をＲＡＭ
２に書き込むために上記アンド回路９にゲート信号を送
り演算結果データのＲＡＭ２への入力を選択制御する。
以下、この発明における、丸め演算制御方式の動作を第
２図を参照しながら具体的に説明する。第２図はｍ白図
図図目のキー操作を行った場合のＸレジスタ２ａ、Ｙレ
ジスタ２ｂ、Ｍ，メモリ６、Ｍ２メモリ７の内容を示す
状態図、および表示部５の表示状態を示す図である。な
お、第２図に示すように、ＲＡＭ２の各レジスタ２ａ，
２ｂ……はファンクションフラグ桁“Ｆ”、小数点のフ
ラグ桁“Ｐ”を有するとともに、データは丸め演算処理
の為の第０桁を含め第８桁までの計９桁に入力可能であ
る。これに対し、表示部５は×レジスタ２ａの第１桁乃
至第８桁に対応するデータ（８桁）を表示するようにな
してある。しかして、第２図１の如くまず置換キー町を
、操作すると、×レジスタ２ａの第１桁に“１”が書き
込まれるとともに、小数点のフラグ桁“Ｐ”に４・数点
が第１桁にあることを指定する“１”が書き込まれ、表
示部５に於て「 １．」が表示される。次に、ファンク
ションキー日を操作すると、第２図２の如く×レジスタ
２ａに除算を指定するファンクションデータ“２”がフ
ラグ桁“Ｐ”に入力されるとともに、×レジスタ２ａの
内容は演算回路４ａを介して次の贋数操作に備えるため
にＹレジスタ２ｂに転送される。次に、置換キー図を操
作すると、第３図３の如く×レジスタ２ａの第１桁に“
３”が入力される。
なお、このとき、Ｙレジスタ２ｂにはキー操作□日によ
って入力されたデータが保持される。そして、表示部５
に於て新たに入力されたデータが「 ３．」と表示され
る。次に、ファンクションキー図を操作すると、第２図
４の如く乗算を指定するファンクションデータ“４”が
Ｘレジスタ２ａのフラッグ桁“Ｐ”に入力される。
って入力されたデータが保持される。そして、表示部５
に於て新たに入力されたデータが「 ３．」と表示され
る。次に、ファンクションキー図を操作すると、第２図
４の如く乗算を指定するファンクションデータ“４”が
Ｘレジスタ２ａのフラッグ桁“Ｐ”に入力される。
そして、演算回路４ａにて上述のキー操作に対する「１
÷３」の演算がなされ、その結果「０．３３・・・・・
・３」がＭ，メモリ６０の第０桁乃至第８桁に入力され
るとともに、小数点フラッグ桁“Ｐ”に“８”が入力さ
れる。また、その演算結果は丸め回路４ｂに送られ、そ
の最下桁（第０桁）の“３”が四捨五入される。そして
、この丸め演算結果「０．３３……３０」及び小数点デ
ータ“８”は地〆モリ７に入力されるとともに整数判別
回路８に送られ、その内容が整数であるか否かが判別さ
れる。いまの場合、上記丸め演算結果は整数でない為整
数判別回路８はアンド回路９にゲート信号を与え、Ｍ，
のメモリ６の内容をＲＡＭ２内の×レジスタ２ａに転送
し記憶させる。そしてこのＸレジスタａの内容は、上記
同様に次の暦数データを入力するためにＹレジスタ２ｂ
に転送させる。しかして表示部５に於て「０．３３・・
・・・・３」という演算結果が表示させることになる。
さらに、置換キー図を操作すると、第２図５の如く×レ
ジスタ２ａ内の第１桁に“３”が入力される。
÷３」の演算がなされ、その結果「０．３３・・・・・
・３」がＭ，メモリ６０の第０桁乃至第８桁に入力され
るとともに、小数点フラッグ桁“Ｐ”に“８”が入力さ
れる。また、その演算結果は丸め回路４ｂに送られ、そ
の最下桁（第０桁）の“３”が四捨五入される。そして
、この丸め演算結果「０．３３……３０」及び小数点デ
ータ“８”は地〆モリ７に入力されるとともに整数判別
回路８に送られ、その内容が整数であるか否かが判別さ
れる。いまの場合、上記丸め演算結果は整数でない為整
数判別回路８はアンド回路９にゲート信号を与え、Ｍ，
のメモリ６の内容をＲＡＭ２内の×レジスタ２ａに転送
し記憶させる。そしてこのＸレジスタａの内容は、上記
同様に次の暦数データを入力するためにＹレジスタ２ｂ
に転送させる。しかして表示部５に於て「０．３３・・
・・・・３」という演算結果が表示させることになる。
さらに、置換キー図を操作すると、第２図５の如く×レ
ジスタ２ａ内の第１桁に“３”が入力される。
なお、このとき、Ｙレジスタ２ｂには前の操作によって
得られたデータが保持記憶されている。そして、Ｘレジ
スタ２ａの内容は表示部５に転送され「３．」と表示さ
れる。次、第２図６の如くファンクションキー目を操作
すると、演算回路４ａに於てＹレジスタ２ｂの内容「０
．３３……３」に“３”を乗算する。
得られたデータが保持記憶されている。そして、Ｘレジ
スタ２ａの内容は表示部５に転送され「３．」と表示さ
れる。次、第２図６の如くファンクションキー目を操作
すると、演算回路４ａに於てＹレジスタ２ｂの内容「０
．３３……３」に“３”を乗算する。
そして得られた値「０．９９……９」はＭ．メモリ６に
転送され記憶されるとともに丸め回路４ｂに送られる。
そしてそのデータの最下桁（第０桁）の“９”が四捨五
入され更に桁上処理を施された結果、すなわち「 １．
」に対するデータがＭ２メモリ７及び整数判別回路８に
入力される。この値は整数であるから、整数判別回路８
はアンド回路１川こゲート信号を与え、地のメモリ７の
内容をＲＡＭ２の×レジスタ２ａに転送する。しかして
表示部５に於て「 １．」が表示される。従って表示部
５の表示内容と演算用の×レジスタ２ａに入力されてい
る内容とは一致することになり、キー操作ｍ国図図図目
に引き続き、何んらかの演算を行う場合であっても上述
の如くＸレジスタ２ａに入力された整数データに基づき
演算処理が行われる為その後の演算処理の精度を高める
ことができる。なお、上記実施例においては、整数判別
回路８、Ｍ，メモリ６、地〆モリ７、丸め回路４ｂ、整
数判別回路８などをＲＡ地、演算回路４ａのほかに別設
した回路構成としてが、ＲＯＭ・ＲＡＭ方式の小型電子
計算機においては、Ｍ，メモリ６、地〆モリ７はＲＡＭ
２内の所定レジスタに対応させ、また整数判別回路８お
よび丸め回路４ｂは演算回路４ａによってジャッジ演算
や丸め演算等を行うことにより上記実施例と同様の機能
を果すことも可能である・。
転送され記憶されるとともに丸め回路４ｂに送られる。
そしてそのデータの最下桁（第０桁）の“９”が四捨五
入され更に桁上処理を施された結果、すなわち「 １．
」に対するデータがＭ２メモリ７及び整数判別回路８に
入力される。この値は整数であるから、整数判別回路８
はアンド回路１川こゲート信号を与え、地のメモリ７の
内容をＲＡＭ２の×レジスタ２ａに転送する。しかして
表示部５に於て「 １．」が表示される。従って表示部
５の表示内容と演算用の×レジスタ２ａに入力されてい
る内容とは一致することになり、キー操作ｍ国図図図目
に引き続き、何んらかの演算を行う場合であっても上述
の如くＸレジスタ２ａに入力された整数データに基づき
演算処理が行われる為その後の演算処理の精度を高める
ことができる。なお、上記実施例においては、整数判別
回路８、Ｍ，メモリ６、地〆モリ７、丸め回路４ｂ、整
数判別回路８などをＲＡ地、演算回路４ａのほかに別設
した回路構成としてが、ＲＯＭ・ＲＡＭ方式の小型電子
計算機においては、Ｍ，メモリ６、地〆モリ７はＲＡＭ
２内の所定レジスタに対応させ、また整数判別回路８お
よび丸め回路４ｂは演算回路４ａによってジャッジ演算
や丸め演算等を行うことにより上記実施例と同様の機能
を果すことも可能である・。
その他この発明の要旨を逸脱しない範囲で種々応用変更
可能であることは勿論である。以上に詳細に説明した如
くこの発明の丸め演算制御方式は演算結果の最下桁を丸
め演算処理して記憶し、上記丸め演算結果が整数になる
場合にはそれを所定レジス外こ記憶させ、また上記丸め
演算処理を施した結果が整数にならない場合には丸め演
算処理を行う前のデータを上詰所定レジスタに記憶させ
表示データと内部保持データとの一致を計るようにした
為連続演算を行う場合には、その演算結果の精度が高く
なり、また整数であるか否かを判別する判断処理に対し
ては、表示データと内部保持データとの誤差による誤り
を防止することができる等の効果を有する。
可能であることは勿論である。以上に詳細に説明した如
くこの発明の丸め演算制御方式は演算結果の最下桁を丸
め演算処理して記憶し、上記丸め演算結果が整数になる
場合にはそれを所定レジス外こ記憶させ、また上記丸め
演算処理を施した結果が整数にならない場合には丸め演
算処理を行う前のデータを上詰所定レジスタに記憶させ
表示データと内部保持データとの一致を計るようにした
為連続演算を行う場合には、その演算結果の精度が高く
なり、また整数であるか否かを判別する判断処理に対し
ては、表示データと内部保持データとの誤差による誤り
を防止することができる等の効果を有する。
第１図および第２図はこの発明の一実施例を示し、第１
図は回路構成を示したブロック図、第２図は所定の演算
を行った場合のレジスタ、メモリの内容を示す状態図お
よび表示部の表示状態を示す図である。 １……キー入力部、２……ＲＡＭ、２ａ……Ｘレジスタ
、２ｂ……Ｙレジスタ、３……制御部、４・・・・・・
演算部、４ａ・・・・・・演算回路、４ｂ・・・・・・
丸め回路、５・・・・・・表示部、６・・・・・・Ｍ，
メモリ、７・・・・・・地〆モリ、８・・・・・・整数
判別回路。 図 縦 第２図
図は回路構成を示したブロック図、第２図は所定の演算
を行った場合のレジスタ、メモリの内容を示す状態図お
よび表示部の表示状態を示す図である。 １……キー入力部、２……ＲＡＭ、２ａ……Ｘレジスタ
、２ｂ……Ｙレジスタ、３……制御部、４・・・・・・
演算部、４ａ・・・・・・演算回路、４ｂ・・・・・・
丸め回路、５・・・・・・表示部、６・・・・・・Ｍ，
メモリ、７・・・・・・地〆モリ、８・・・・・・整数
判別回路。 図 縦 第２図
Claims (1)
- １ 所定の表示桁数を有する表示手段と、この表示手段
の表示桁数よりも少なくとも１桁分多い記憶容量を有す
る第１の記憶手段と、この第１の記憶手段に記憶された
データの最下桁を丸め演算処理し、その丸め結果を出力
する演算手段と、この演算手段から出力された上記丸め
結果が整数か否かを判断する判断手段と、この判断手段
により上記丸め結果が整数であると判断された際に上記
丸め演算処理が施された丸め結果を、整数でないと判断
された際には上記丸め演算処理が施される以前のデータ
を上記第１の記憶手段あるいはその他の記憶手段に転送
し上記表示手段に表示させる制御手段とを具備し、上記
丸め演算処理後の表示データと内部保持データとの一致
をはかることを特徴とする丸め演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53118394A JPS6027416B2 (ja) | 1978-09-26 | 1978-09-26 | 丸め演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53118394A JPS6027416B2 (ja) | 1978-09-26 | 1978-09-26 | 丸め演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5544668A JPS5544668A (en) | 1980-03-29 |
| JPS6027416B2 true JPS6027416B2 (ja) | 1985-06-28 |
Family
ID=14735583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53118394A Expired JPS6027416B2 (ja) | 1978-09-26 | 1978-09-26 | 丸め演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027416B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136232A (ja) * | 1987-11-24 | 1989-05-29 | Nec Corp | 数値演算処理装置 |
| JPH0512385A (ja) * | 1990-04-03 | 1993-01-22 | Mitsubishi Electric Corp | Ｃａｄ／ｃａｍ装置 |
-
1978
- 1978-09-26 JP JP53118394A patent/JPS6027416B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5544668A (en) | 1980-03-29 |
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