JPS6026989A - 表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＣＲＴ（ブラウン管）表示装置に動画を表
示させる表示回路に関する。

近年、テレビゲームをはじめ教有機器その他各種のグラ
フィック処理において動画表示機能が要求され、この機
能を有するディスプレイシステムが種々開発されている
。第１図は、この動画表示機能を有するディスプレイシ
ステムの構成例を示すブロック図である。この図におい
て１はＣＰＵ（中央処理装置）、２はＲＯＭ（リードオ
ンリメモリ）およびＲＡＭ（ランダムアクセスメモリ）
からなるメモリ、３はビデオディスプレイコント冒−ラ
（以下、ＶＤＣと称す）、４はビデオＲＡＭ（以下、Ｖ
ＲＡＭと称す）、５けＣＲＴ表示装置である。

ところで、従来の上述したディスプレイシステムにおい
ては、画像の形、色、大きさ、位置等を変化させる場合
、全てＣＰＵＩからの指令（ソフトウェア）によシ行わ
れるようになっており、このため、■動画表示の際のソ
フトウェアの負担が非常忙大きい、■ＣＲＴ画面の走査
とソフトウェアとの同期がとシにくいため８６の形、色
等を変更し九−間に画像のチラッキが表われる等の欠点
があった。

そこでこの発明は、動画表示の際のソフトウェアの負担
を軽減し得ると共に、画像の変化時におけるチラッキを
防止することができる表示回路を提供するもので、順次
変化する複数の動画パターンが記憶される記憶手段と、
この記憶手段に記憶された動画パターンをＣＲＴ表示装
置の垂直帰線期間において切換え、一定順序でＣＲＴ表
示装置に表示させるハードウェアによる制御回路とを具
備してなるものである。

以下、図面を参照しｔの発明の一実電例について説明す
る。第２図はこの発明による表示回路を適用したディス
プレイシステムの構成を示す図であり、この図において
１１はＣＰＵ、１２はＣＰＵ１１において用いられるプ
ログラムが記憶されたＲＯＭおよびデータ記憶用のＲＡ
Ｍからなるメモリ、１３はインターフェイス回路、１４
はＶＤＣ。

１５はＶＲＡＭ（記憶手段）、１６はＣＲＴ表示装置で
ある。また、ＶＤＣ１４において、制御レジスタ１８は
ＣＰＵＩ　１からパスライン１９を介して供給されるモ
ードデータが記憶されるレジスタである。シーケンスコ
ントローラ２０は予め複数系統の制御命令が記憶されて
いるＲＯＭであり一制御レジスタ１８から供給されるモ
ードデータによって複数系統の内の１系統の制御命令が
選択され隼この選択された系統の各制御命令がクロック
パルスＣＰに基づいて順次読出される。ＡＬＵ（アリス
マテイツクロジックユニット）２１はシーケンスコント
ローラ２０から出力される各制御命令を順次解読し、こ
の解読結果圧したがってアドレス演算、時間計測その他
各種の処理を行う。表示データレジスタ２２はＣＲ７表
示装置１６に表示すべき表示データＣドツトデータ）が
記憶されるレジスタであり、ＶＲＡＭＩ　５からデータ
ライン２３を介して供給される表示データを一時記憶し
、この記憶した表示データをＲＧＢエンコーダ２４へ出
力する。ＲＧＢエンコーダ２４は、上記表示データをシ
ーケンスコントローラ２０からの制御命令に基づいて映
像信号に変換し、ＣＲ７表示装置１６へ出力する。デー
タレジスタ２６は、ＣＰＵＩＩからパスライン１９を介
して供給されるＶＲＡＭ書込用のデータを一時記憶し、
また、ＶＲＡＭ１５からＣＰＵＩＩへ転送されるデータ
を一時記憶するレジスタである。アドレスレジスタ２７
は、ＣＰＵ１１から出力されるＶｒｔＡＭ書込／読出し
用のアドレスデータが一時記憶されるレジスタであり、
記憶されたアドレスデータはＶＲＡＭ１５のアドレスラ
イン２８へ出力される。

なお、これらのレジスタ２６．２７は各々、ＣＰＵ１１
からインターフェイス回路１３を介して供給されるロー
ド信号Ｌ＋　、Ｌｔ　に基づいてデータが書込まれる。

第３図はＶＲＡＭＩ　５に記憶される動画テーブルＡＴ
の構成を示す図であり、この実施例においては、ＶＲＡ
Ｍ−１５にこのような動画テーブルＡＴが３２組記憶さ
れる（第４図参照）。また、この動画テーブルＡＴの書
込みはＣＰＵＩＩＫよって行われる。

この動画テーブルＡＴは、第３図に示すように〈２Ｆ〉
バイト（〈〉は１６進数を示す）から構成され、その相
対アドレス〈１０〉〜（２Ｆ）Ｋは８×８ドツト（８バ
イト）構成の順次変化する動画パターンが４種類記憶さ
れる。なお、この動画パターンにおいて、′１″は表示
すべきドツトの位置を示している。また、相対アドレス
〈１８〉〜〈２Ｆ〉においては”０″の記入を省略して
いる。また、以下の説明においては、相対アドレス〈１
０〉〜〈１７）、〈１８〉〜〈１Ｆ〉、〈２０〉〜〈２
７〉、〈２８〉〜〈２Ｆ〉に記憶される各パターンを各
々動画パターンＰＴＯ〜ＰＴ５と称する。

次に、動画テーブルＡＴの相対アドレス〈０〉および〈
１〉には各々ＣＲＴ表示装置１６の表示画面１６ａ（第
５図参照）のＸ座標およびＸ座標が各々記憶され、相対
アドレス〈２〉〜〈５〉には動画パターンＰＴＯ〜ＰＴ
５の各色を指定するカラーコードが記憶され、相対アド
レス〈６〉〜〈９〉Ｋは各々、動画パターンＰＴＯ〜Ｐ
Ｔ３を表示すべき時間間隔を示すタイムコードが記憶さ
れ、相対アドレス＜Ａ＞にはリピート信号ＲＭ（１ビツ
ト）およびパターンナンバＮ０（２ピツト）が共に記憶
され、また、相対アドレス＜Ｂ＞にはパターンタイマが
記憶される。なお、相対アドレス＜Ｃ＞〜＜Ｆ＞は使用
されない。

ここで、この実施例においてはカラー表示し得る色が１
６種類であり、したがって、カラーコードは４ビツト構
戊となっている。また、このカラーコードは動画パター
ンＰＴＯ〜ＰＴ３における６１″のドツトの色を示して
おり、′０”のドツトは透明となる。また、パターンナ
ンバＮＯは動画パターンＰＴＯ〜ＰＴ３のいずれかを指
示するデータである。なお、リピート信号ＲＭおよびパ
ターンタイマについては後述する。

しかして、第２図に示すディスプレイシステムにおいて
は、Ｃ’ＲＴ表示装置１６の表示画面１６ａ（第５図）
の座標（Ｘ％Ｙ）で指示される場所（符号Ｐお照）に動
画パターンＰＴＯ〜ＰＴ３のいずれかが表示される。す
なわち、例えば動画テーブルＡＴの相対アドレス＜Ａ＞
にパターンナンバＮＯとして「２」が記憶されている場
合は、動画パターンＰＴ２が座標（Ｘ％Ｙ）の位置に、
相対アドレス〈４〉のカラーコードに対応する色で表示
され、また、パターンナンバＮｏが「３」に変わった場
合は、動画パターンＰＴ５が相対アドレ（）） ス〈５〉のカラーコードに対応する色で表示される。ま
た、座標（Ｘ％Ｙ）をソフトウェアにより書換えれば、
動画パターンＰＴｏ〜ＰＴ５の位置が変わり、カラーコ
ードをソフトウェアにより書換えれば動画パターンの色
が変わる。壜お、上述した動画表示は勿論シーケンスコ
ントローラ２０およびＡＬＵ２１の制御のもとに行われ
る。また、ＶＲＡＭ１５内には、３２種類の動画テーブ
ルＩ０〜ＡＴ、１が記憶されており、したがって、第２
図に示すディスプレイシステムにおいては、３２種類の
動画表示が可能である。

次に、ＶＤＣＩ　４ＫＪ：る動画テーブルＡＴの処理過
程を第６図に示すフローチャートを参照して説明する。

なお、以下に述べる処理はＣＲＴ表示装置１６の垂直帰
線期間において行われる。

まず、第６図に示すステップＳ１へ進むと、動画デープ
ルＡＴ、が指定される。これＫより、以後動画テーブル
ＡＴ、の処理が行われる。すなわち、まずステップＳ、
へ進むと、パターンナンバＮＯが読出される。次いでス
テップＳ、へ進むと（８） パターンタイマが読出される。次にステップＳ４へ進む
と、キャリイ信号が″１２信号であるか否かが判断され
る。なお、キャリイ信号とは、ＣＲＴ表示装Ｗ１１６に
おける垂直帰線動作が例えば４回行われる毎に１回″１
″信号となる信号である。そして、キャ°リイ信号が″
１″信号の時（ｒＹＥｓＪ　）はステップＳ、へ進む。

ステップＳ、ではパターンタイマの内容から「１」が減
算される。次いでステップＳ６へ進むと、ステップＳ、
における減算結果が動画テーブルＡＴｏの相対アドレス
＜Ｂ＞に書込まれる。そして、ステップＳ、へ進む。一
方、ステップＳ４における判断結果が「ＮＯ」の場合は
、ステップＳ１、Ｓ・をジャンプしてステップＳマへ進
む。

ステップＳ、ではパターンタイマの内容が「川であるか
否かが判断される。そして、この判断結果が「ＮＯ」の
場合は後述するステップＳ、へ進み、また、「ＹＥＳ」
の場合はステップＳａへ進む。ステップＳ、ではパター
ンナンバＮＯに「Ｕが加算され、次いでステップＳ０に
おいてこの加算結果が動画テーブルＡＴ０の相対アドレ
ス４〉に書込まれる。そして、ステップＳ、。へ進む。

ステップＳ１゜では、パターンナンバＮＯが「４」であ
るか否かが判断される。そして、この判断結果がｒＮＯ
Ｊの場合（すなわち、パターンナンバＮＯが「０」〜「
３」の場合）はステップＳ、Ｉへ進む。ステップＳ１ｍ
では、パターンナンバＮＯＫ対応するタイムコードが読
出され、この読出されたタイムコードがパターンタイマ
として相対アドレス・ぐＢ〉にセットされる。例えば、
パターンナ７　／＜　Ｎ　Ｏが「２」の場合は、相対ア
ドレス〈り〉に記憶されているタイムコードがパターン
タイマとしてセットされる。そして、ステップ８１ｍへ
進む。一方、ステップＳ１゜Ｋおける判断結果がｒＹＥ
ＳＪの場合は、ステップＳ、へ進む。ステップＳｔａで
は、リピート信号ＲＭが１１″であるか否かが判断され
る。そして、この判断結果がｒＹＥｓＪの場合はステッ
プ８１４へ進み、パターンナンバＮ。

として「０」が書込まれ、次いでステップＳ。Ｋおいて
パターンナンバＮ０＝０に対応するタイムコート、スな
わち、相対アドレス〈６〉に記憶すれているタイムコー
ドがパターンタイマとしてセットされる。一方、ステッ
プＳ、における判断結果がｒＮＯＪの場合は、ステップ
Ｓ□へ准み１パターンナンバＮＯとして「３」が書込ま
れる。そして、ステップＳａｔへ進む。ステップＳ１１
では、動画テーブル番号に「１」が加算され、これに・
より、動画テーブルＡＴ、が指定される。次いでステッ
プＳ、、へ進むと、動画テーブル番号が「３２」に達し
たか否かが判断される。そして、この判断結果が「ＮＯ
」の場合は再びステップＳ、へ戻り、以後、動画テーブ
ルＡＴ、の処理が行われ、また、ｒＹＥｓＪの場合は処
理を終了する。

以上の処理過程から明らかなようＫＳ第２図に示すディ
スプレイシステムにおいては、動画バター／ＰＴＯ〜Ｐ
Ｔ３の各々が順次相対アドレス〈６〉〜〈９〉に記憶さ
れているタイムコードに対応する時間表示画面１６＆に
表示され、そして、リピート信号ＲＭが１”信号の時は
上述した動画パターンＰＴＯ〜ＰＴ５の表示が繰返し行
われ、一方、リピート信号ＲＭが”ｏ２信号の時は、動
画パターンＰＴＯ〜ＰＴ３の各々が１回表示された後、
動画パターンＰＴ３が連続して表示される。

この場合、上述した各処理がいずれもハードウェアによ
って行われることから、ソフトウェアによる処理１を全
く行うことなく動画表示をすることができ、また、動画
パターンの変更を高速に行うことができるので滑らかな
変化や動きが表現でき、さらに、複数の動画を同時に変
化させることも可能となる。また、上述した各処理がＣ
ＲＴ表示装置の垂直帰線期間に行われるので、画像のチ
ラッキが発生しない利点も得られる。

なお、パターンタイマから「１」を減算する処理（ステ
ップＳｓ　）を、キャリイ信号が１”となった時のみ行
うようＫしている理由は、垂直帰線期間毎に上記処理を
行うと、処理間隔が短かくなり過ぎるからである。また
、このキャリイ信号は垂直帰線動作が２〜３２回行われ
る毎に１［１”信号となるような信号であればよい。

以上説明したように、この発明による表示回路は、順次
変化する複数の動画パターンが記憶される記憶手段と、
この記憶手段に記憶された動画パターンなＣ）ｔ、Ｔ表
示装置の垂直帰線期間において切換え、一定順序でｅｌ
Ｌ’ｒ表示装置に表示させるハードウェアによる制御回
路とを具備しているので、次の各効果を得ることができ
る。

■　動画表示の際のソフト吟エアの負担を軽減すること
ができる。

■　画像の変化時におけるチラッキを防止することがで
４る〇 ■　表示画像を滑かに変化させることができる０

【図面の簡単な説明】

第１図は動画表示を行うことができるディスプレイシス
テムの一般的構成を示すブロック図、第２図はこの発明
の一実施例による表示回路を適用Ｌ７ｍディスプレイシ
ステムの構成を示スブロック図、第３図は同システムに
おけるＶＲＡＭ１５内に記憶される動画テーブルＡＴの
構成を示す図、＠４図はＶＲＡＭ１５内に動画テーブル
ＡＴｏ−ＡＴ、、が記憶されている状態を示す図、第５
図は同システムにおけるＣＲＴ表示装置１６の表示画面
１６ａを示す図、第６図は同システムにおいで行われる
動画テーブルＡＴの処理過程を示すフローチャートであ
る。 １１・・・・・中央処理装置（ＣＰＵ）、１４・開制御
回路（ＶＤＣ）、１５・曲記憶手段（ＶＲＡＭ）、１６
・曲ブラウン管表示装置（ＣＲＴ表示装置）。 第３図 第４図

Claims (1)

【特許請求の範囲】
1. プログラム制御による中央処理装置の制御の下に、ブラ
   ウン管表示装置に動画を表示させる表示回路において、
   順次変化する複数の動画パターンが記憶される記憶手段
   と、この記憶手段に記憶された前記動画パターンを、前
   記ブラウン管表示装置の垂直帰線期間において切換え、
   一定順序で前記ブラウン管表示装置に表示させる制御回
   路とを具備してなる表示回路。