JPS60231245A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS60231245A JPS60231245A JP59087810A JP8781084A JPS60231245A JP S60231245 A JPS60231245 A JP S60231245A JP 59087810 A JP59087810 A JP 59087810A JP 8781084 A JP8781084 A JP 8781084A JP S60231245 A JPS60231245 A JP S60231245A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- memory area
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、プログラマブルコントローラシステム等のコ
ンピュータシステムにおけるメモリ装置に関し、不所望
のメモリエリアが誤ってアクセスされること等により内
容が破壊されることを防止したメモリ装置に関する。
ンピュータシステムにおけるメモリ装置に関し、不所望
のメモリエリアが誤ってアクセスされること等により内
容が破壊されることを防止したメモリ装置に関する。
（発明の背景）
プログラマブルコントローラシステム等のコンピュータ
システムにおいては、ユーザが作成したユーザゾログラ
ムを入力したり実行したりする際、誤ってシステムプロ
グラムエリアや他のユーザプログラムエリアをアクセス
してしまい、これらのプログラムを破壊するおそれがあ
る。
システムにおいては、ユーザが作成したユーザゾログラ
ムを入力したり実行したりする際、誤ってシステムプロ
グラムエリアや他のユーザプログラムエリアをアクセス
してしまい、これらのプログラムを破壊するおそれがあ
る。
このようなプログラムの不所望な破壊を防止する方法と
して、従来、デイツブスイッチを用いる方法等が提案さ
れているが、無限とも言えるユーザプログラムごとに対
応するには不充分であった。
して、従来、デイツブスイッチを用いる方法等が提案さ
れているが、無限とも言えるユーザプログラムごとに対
応するには不充分であった。
また、本発明者等によると、メモリ装置におけるメモリ
エリアを規定するアドレスバス信号と該メモリエリアの
性格を決定するアドレスモード号との双方をアドレスと
する書換可能なメモリと、該メモリの出力により上記メ
モリエリアへのアクセスの許可および禁止を制御する書
込制御回路およびデータ伝達制御回路を設けたメモリ装
置も提案されているが、この場合、デバッグ段階等プロ
グラムが確定せず、変更の可能性が残っているときに、
変更の度に書換可能メモリのデータを書換えることは手
間であるという不都合がある。
エリアを規定するアドレスバス信号と該メモリエリアの
性格を決定するアドレスモード号との双方をアドレスと
する書換可能なメモリと、該メモリの出力により上記メ
モリエリアへのアクセスの許可および禁止を制御する書
込制御回路およびデータ伝達制御回路を設けたメモリ装
置も提案されているが、この場合、デバッグ段階等プロ
グラムが確定せず、変更の可能性が残っているときに、
変更の度に書換可能メモリのデータを書換えることは手
間であるという不都合がある。
（発明の概要および目的）
本発明は、上述の従来形における問題点に鑑みてなされ
たもので、コンピュータシステムのメモリ装置のメモリ
空間をアドレスバス信号によって適轟なメモリエリアに
分割するとともに各メモリエリアをシステムの要求によ
って決まる種々のアト９レスモードに規定しておき、Ｃ
ＰＵ等からアト９レスバス信号とともに出力されるアド
レスモード信号が規定したアドレスモー１゛でない場合
は核アドレスバス信号で定まるメモリエリアへのアクセ
スを禁止するよう１こしたメモリ装置Ｊこおいて、デバ
ッグ等の際はアト９レスデコード回路の出力により所望
のメモリエリアのアクセス禁止または許可を行なうとと
もに、デバッグ終了後は書換可能なメモリに上記アドレ
スバス信号およびアビレスモード信号をアドレスとして
書き込まれた信号１こより上記各メモリエリアへのアク
セスの許可および禁止信号を行なうという構想に基づき
、デバッグ時のメモリの読出、書込またはアクセスはメ
モリエリア単位で簡略に、かつプログラム完成時はアド
レスバス信号およびアドレスモート によって、よりきめ細かで確実にメモリ内容を保護する
ことができるメモリ装置を提供することを目的とする。
たもので、コンピュータシステムのメモリ装置のメモリ
空間をアドレスバス信号によって適轟なメモリエリアに
分割するとともに各メモリエリアをシステムの要求によ
って決まる種々のアト９レスモードに規定しておき、Ｃ
ＰＵ等からアト９レスバス信号とともに出力されるアド
レスモード信号が規定したアドレスモー１゛でない場合
は核アドレスバス信号で定まるメモリエリアへのアクセ
スを禁止するよう１こしたメモリ装置Ｊこおいて、デバ
ッグ等の際はアト９レスデコード回路の出力により所望
のメモリエリアのアクセス禁止または許可を行なうとと
もに、デバッグ終了後は書換可能なメモリに上記アドレ
スバス信号およびアビレスモード信号をアドレスとして
書き込まれた信号１こより上記各メモリエリアへのアク
セスの許可および禁止信号を行なうという構想に基づき
、デバッグ時のメモリの読出、書込またはアクセスはメ
モリエリア単位で簡略に、かつプログラム完成時はアド
レスバス信号およびアドレスモート によって、よりきめ細かで確実にメモリ内容を保護する
ことができるメモリ装置を提供することを目的とする。
本発明をより具体的に説明すると、プログラムコントロ
ーラシステムのメモリ回路において、システムの要求に
よってメモリエリアの性格を決定する種々のアドレスモ
ート°（例えばプログラムメモリエリア、データメモリ
エリア、Ｉ１０エリア、ユーザプログラムエリア、シス
テムプロクラムエリア、読出専用（ＲＯＭ）エリアおよ
びランダムアクセス（ＲＡＭ）エリア等）が考えられる
が、本発明ではプログラマブルコントローラより出力さ
れるアビレスバス信号およびアト９レスモービ出力信号
を書換可能なメモリ例えばＥＰＲＯＭ（イレーザブルプ
ログラマブルリート９オンリメモリ）のアビレスに加え
、そのシステムに要求されるメモリエリアの性格と一致
した時のみ該ＥＰＲＯＭの出力が１となるようにデータ
を書き込んでおく。
ーラシステムのメモリ回路において、システムの要求に
よってメモリエリアの性格を決定する種々のアドレスモ
ート°（例えばプログラムメモリエリア、データメモリ
エリア、Ｉ１０エリア、ユーザプログラムエリア、シス
テムプロクラムエリア、読出専用（ＲＯＭ）エリアおよ
びランダムアクセス（ＲＡＭ）エリア等）が考えられる
が、本発明ではプログラマブルコントローラより出力さ
れるアビレスバス信号およびアト９レスモービ出力信号
を書換可能なメモリ例えばＥＰＲＯＭ（イレーザブルプ
ログラマブルリート９オンリメモリ）のアビレスに加え
、そのシステムに要求されるメモリエリアの性格と一致
した時のみ該ＥＰＲＯＭの出力が１となるようにデータ
を書き込んでおく。
さらに、アビレスパス信号をデコート°シて各メモリエ
リアごとｌこアト９レスされたことを示す信号を出力す
るアドレスデコービ回路と、このデコート９回路の所望
の出力を取出す設定スイッチを設けておく。そして上記
種々のアドレスモー）パを必要としない単純なシステム
やプログラムデバッグ途中でメモリエリアの性格が確定
していないときは所望の設定スイッチをオンすることに
よってデコービ回路出力で、一方、プログラム完成後は
上記Ｆ：ＦＲＯＭの出力で、メモリ回路へのアクセスを
禁止する。
リアごとｌこアト９レスされたことを示す信号を出力す
るアドレスデコービ回路と、このデコート９回路の所望
の出力を取出す設定スイッチを設けておく。そして上記
種々のアドレスモー）パを必要としない単純なシステム
やプログラムデバッグ途中でメモリエリアの性格が確定
していないときは所望の設定スイッチをオンすることに
よってデコービ回路出力で、一方、プログラム完成後は
上記Ｆ：ＦＲＯＭの出力で、メモリ回路へのアクセスを
禁止する。
（発明の効果）
以上のように構成された本発明によると、プログラムを
完成して各メモリエリアのアト９レスモードが確定した
ときは書換可能メモリに各エリアへのアクセスの禁止お
よび許可信号を書き込むことによりメモリエリア単位か
つアドレスモー１単位のきめ細かで効果的なメモリプロ
テクトを行なうことができるとともに、単純なシステム
やプログラムデバッグ途中で各メモリエリアの性格が確
定していないときは設定スイッチを用いることｌこよっ
て、より簡略Ｉご所望のメモリエリアへのアクセスを禁
止することができる。
完成して各メモリエリアのアト９レスモードが確定した
ときは書換可能メモリに各エリアへのアクセスの禁止お
よび許可信号を書き込むことによりメモリエリア単位か
つアドレスモー１単位のきめ細かで効果的なメモリプロ
テクトを行なうことができるとともに、単純なシステム
やプログラムデバッグ途中で各メモリエリアの性格が確
定していないときは設定スイッチを用いることｌこよっ
て、より簡略Ｉご所望のメモリエリアへのアクセスを禁
止することができる。
（実施例の説明）
以下図面を用いて本発明の詳細な説明する。
添付図は本発明の１実施例に係るメモリ装置のブロック
構成を示す。同図の装置は、従来のものと同様のベース
アドレス一致回路１およびメモリチップ２ならびに本発
明の特徴とするＥＰＲＯＭ３、データバスゲート回路４
、アンドゲート５、アドレスデコート９回路６および設
定スイッチ７等を具備する。
構成を示す。同図の装置は、従来のものと同様のベース
アドレス一致回路１およびメモリチップ２ならびに本発
明の特徴とするＥＰＲＯＭ３、データバスゲート回路４
、アンドゲート５、アドレスデコート９回路６および設
定スイッチ７等を具備する。
ベースアドレス一致回路１は、図示しないＣＰＵからア
ト９レスバスＡＢ上に送出されるアドレスが所定範囲の
ものであるか否かを判定し、所定範囲内のものであれば
、メモリチップ２およびＥＰＲＯＭ３にチップセレクト
信号を、かつアドレスデコービ回路６にイネーブル端子
を送出して、これらの各素子２ 、３ 、６Ｌ、たがっ
て、このメモリ装置を有効化する。
ト９レスバスＡＢ上に送出されるアドレスが所定範囲の
ものであるか否かを判定し、所定範囲内のものであれば
、メモリチップ２およびＥＰＲＯＭ３にチップセレクト
信号を、かつアドレスデコービ回路６にイネーブル端子
を送出して、これらの各素子２ 、３ 、６Ｌ、たがっ
て、このメモリ装置を有効化する。
ＥＰＲＯＭ３は、アビレスラインＡＯ〜Ａ５にそれぞれ
加えられるリーヒライト信号Ｒ／Ｗ、アト９レスモート
９信号ＡＭＩ 、ＡＭ２ 、ＡＭ３およびアト９レスバ
ス信号ＡＤＩ、ＡＤ２の各組合せに対し、メモリチップ
２をアクセスするか否かのデータが予め書き込まれてい
る。ここでは、３ビツトのアドレスバス信号で規定され
る８種類のアビレスモート９と２〈ットのアドレスバス
信号で規定される４つのメモリエリアとの３２種類の組
合せのそれぞれに対して該メモリエリアへのアクセスを
許可または禁止することができる。アドレスバス信号Ａ
ＤＩ 、ＡＤ２は、メモリエリアの県位を規定するもの
で、アビレスパスＡＢのどのビットから取出してもよい
が、Ｒ−スアドレス一致回路１で一致判定に用いるビッ
トより下位の上位側２ビツトを用いるのが一般的である
。例えば、このメモリ装置が用いられるコンピュータシ
ステムの全アドレス空間が２４ビツトでメモリチップ２
が６４にバイト（１６ビツト）であるとすれば、イース
アドレス一致回路では第２４〜第１７の上位８ビツトを
検査してメモリチップ２が選択されたか否かを判定し、
ＥＰＲＯＭ３へは第１６〜第１５ビツトを入力する。こ
れによりメモリチップ２には各１６にバイトずつのメモ
リエリアが設定される。なお、メモリチップ２は第１６
〜第１ビツトのアドレスバス信号によりアト９レスする
。
加えられるリーヒライト信号Ｒ／Ｗ、アト９レスモート
９信号ＡＭＩ 、ＡＭ２ 、ＡＭ３およびアト９レスバ
ス信号ＡＤＩ、ＡＤ２の各組合せに対し、メモリチップ
２をアクセスするか否かのデータが予め書き込まれてい
る。ここでは、３ビツトのアドレスバス信号で規定され
る８種類のアビレスモート９と２〈ットのアドレスバス
信号で規定される４つのメモリエリアとの３２種類の組
合せのそれぞれに対して該メモリエリアへのアクセスを
許可または禁止することができる。アドレスバス信号Ａ
ＤＩ 、ＡＤ２は、メモリエリアの県位を規定するもの
で、アビレスパスＡＢのどのビットから取出してもよい
が、Ｒ−スアドレス一致回路１で一致判定に用いるビッ
トより下位の上位側２ビツトを用いるのが一般的である
。例えば、このメモリ装置が用いられるコンピュータシ
ステムの全アドレス空間が２４ビツトでメモリチップ２
が６４にバイト（１６ビツト）であるとすれば、イース
アドレス一致回路では第２４〜第１７の上位８ビツトを
検査してメモリチップ２が選択されたか否かを判定し、
ＥＰＲＯＭ３へは第１６〜第１５ビツトを入力する。こ
れによりメモリチップ２には各１６にバイトずつのメモ
リエリアが設定される。なお、メモリチップ２は第１６
〜第１ビツトのアドレスバス信号によりアト９レスする
。
この場合、アビレスデコーダ６１こも、ＥＰＲＯＭ３と
同様？こアドレスバスＡＢの第１６〜第１５ビツトの信
号が入力され、イネーブル端子Ｅにば−スアドレス一致
回路１から信号１が供給されたと５ き入力の２ビツト
バイナリ値に応じた番号の出力端のみがＯとなる。従っ
て、各出力端それぞれの０信号が上記メモリエリアに対
応する禁止信号となる。
同様？こアドレスバスＡＢの第１６〜第１５ビツトの信
号が入力され、イネーブル端子Ｅにば−スアドレス一致
回路１から信号１が供給されたと５ き入力の２ビツト
バイナリ値に応じた番号の出力端のみがＯとなる。従っ
て、各出力端それぞれの０信号が上記メモリエリアに対
応する禁止信号となる。
設定スイッチ７はディップスイッチ等で構成され、アク
セスを禁止したいメモリエリアに対応するアドレスデコ
ード ものをオンする。例えば第１６および第１５ビツトのア
ト９レスパス信号Ａ１５およびＡ１４がＯＯである第１
のメモリエリアへのアクセスを禁止したい場合はアト９
レスデコービ回路６の第１の出力端に接続されている第
１の設定スイッチをオンする。したがって、図示しない
ＣＰＵ等からＡ１５およびＡ１４がＯＯのアドレスバス
信号が送出されると上記第１の出力端信号が０となり、
この０信号は第１の設定スイッチおよび負論理オア回路
９および８を介してアント９回路５およびデータライン
−１・回路４を非導通状態とする。これにより、メモリ
チップ２への書込およびデータ読出が禁止される。
セスを禁止したいメモリエリアに対応するアドレスデコ
ード ものをオンする。例えば第１６および第１５ビツトのア
ト９レスパス信号Ａ１５およびＡ１４がＯＯである第１
のメモリエリアへのアクセスを禁止したい場合はアト９
レスデコービ回路６の第１の出力端に接続されている第
１の設定スイッチをオンする。したがって、図示しない
ＣＰＵ等からＡ１５およびＡ１４がＯＯのアドレスバス
信号が送出されると上記第１の出力端信号が０となり、
この０信号は第１の設定スイッチおよび負論理オア回路
９および８を介してアント９回路５およびデータライン
−１・回路４を非導通状態とする。これにより、メモリ
チップ２への書込およびデータ読出が禁止される。
ＥＰＲＯＭ３においては、アドレスラインＡ． ０〜Ａ
５に加えられたリードライト信号Ｒ／Ｗやアト９レスモ
ーピ信号ＡＭＩ〜ＡＭ３およびメモリエリアの単位を規
定するアドレスバス信号ＡＤＩ。
５に加えられたリードライト信号Ｒ／Ｗやアト９レスモ
ーピ信号ＡＭＩ〜ＡＭ３およびメモリエリアの単位を規
定するアドレスバス信号ＡＤＩ。
ＡＤ２により、予め書き込まれた信号が読み出される。
そして、信号０は負論理オア回路８を介してアンド回路
５の一方の入力端およびデータバスゲート回路４の禁止
端子に与えられる。したがって、ＥＰＲＯＭ３から読み
出された信号がＯであれば、データバスゲート回路４お
よびアント９回路５は非導通状態となり、メモリチップ
２のデータ読出および書込は禁止される。一方、ＥＰＲ
ＯＭ３から読み出された信号が１で、かつ負論理オア回
路９の出力も１であれば、負論理オア回路８の出力は１
であるからデータバスゲート回路４は導通状態となって
データバス【〕Ｉ３とメモリチップのデータラインＤＯ
〜Ｄ７とが接続されるとともに、アント９回路５が導通
状態となってプログラマプルコントローラからのリービ
ライト信号Ｒ／Ｗがそのままメモリチップ２のリート９
ライト端子に印加される。これにより、メモリチップ２
はア）・９レスバスＡＢの信号ＡＯ〜Ａ１５によりアク
セスされ、データの読出または書込が行なわれる。
５の一方の入力端およびデータバスゲート回路４の禁止
端子に与えられる。したがって、ＥＰＲＯＭ３から読み
出された信号がＯであれば、データバスゲート回路４お
よびアント９回路５は非導通状態となり、メモリチップ
２のデータ読出および書込は禁止される。一方、ＥＰＲ
ＯＭ３から読み出された信号が１で、かつ負論理オア回
路９の出力も１であれば、負論理オア回路８の出力は１
であるからデータバスゲート回路４は導通状態となって
データバス【〕Ｉ３とメモリチップのデータラインＤＯ
〜Ｄ７とが接続されるとともに、アント９回路５が導通
状態となってプログラマプルコントローラからのリービ
ライト信号Ｒ／Ｗがそのままメモリチップ２のリート９
ライト端子に印加される。これにより、メモリチップ２
はア）・９レスバスＡＢの信号ＡＯ〜Ａ１５によりアク
セスされ、データの読出または書込が行なわれる。
（発明の適用範囲）
なお、上述の実施例においては、ＥＰＲＯＭ３から出力
される１ビツトの出力によりメモリのデータ書込および
読出を一緒に許可または禁止するようにしているが、Ｅ
ＰＲＯＭ３から複数ビットの出力を例えば添付図につい
て言えばゲート回路４とアンド回路５との制御信号を別
個に読み出して、書込禁止、読出禁止および書込・読出
禁止等をそれぞれｆｆｌｊ個に制御するよう１こしても
よい。
される１ビツトの出力によりメモリのデータ書込および
読出を一緒に許可または禁止するようにしているが、Ｅ
ＰＲＯＭ３から複数ビットの出力を例えば添付図につい
て言えばゲート回路４とアンド回路５との制御信号を別
個に読み出して、書込禁止、読出禁止および書込・読出
禁止等をそれぞれｆｆｌｊ個に制御するよう１こしても
よい。
添付図は本発明の１実施例に係るメモリ装置の７’ロッ
ク構成図である。 ２・・・・・メモリチップ、３・・・・・・Ｅ Ｐ Ｒ
ＯＭ。 ４・・・・・・データバスゲート回路、訃・・・・・ア
ント３回路、６・・・・・・アドレスデコードＤＢ・・
・・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也
ク構成図である。 ２・・・・・メモリチップ、３・・・・・・Ｅ Ｐ Ｒ
ＯＭ。 ４・・・・・・データバスゲート回路、訃・・・・・ア
ント３回路、６・・・・・・アドレスデコードＤＢ・・
・・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也
Claims (1)
- コンピュータシステムのメモリ空間におけるメモリエリ
アを規定するアト°レスバス信号と該メモリエリアの性
格を決定するアドレスモード信号とに応じて該メモリエ
リアへのアクセスの許可および禁止が制御されるメモリ
装置であって、上記アビレス／！ス信号およびアドレス
モート９信号をアト９レスとして各メモリエリアのアク
セス許可または禁止信号が瞥き込まれた書換可能メモリ
と、該メモリから読み出されるアクセス許可または禁止
信号に応じデータバスと上記メモリエリアとの間のデー
タの伝達を許可および禁止するデータバスゲート回路と
、該アクセス許可または禁止信号に応じ上記メモリエリ
アへの書込を許可または禁止する書込制御ゲート回路と
、上記ア）−゛レスバス信号をデコート９するアビレス
デコービ回路と、該デコード回路出力の所望のものを上
記アクセス許可または禁止信号と合成しまたは排他的に
上記データバスゲート回路および書込制御ゲート回路に
供給する設定スイッチとを具備することを特徴とするメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087810A JPS60231245A (ja) | 1984-05-02 | 1984-05-02 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087810A JPS60231245A (ja) | 1984-05-02 | 1984-05-02 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231245A true JPS60231245A (ja) | 1985-11-16 |
Family
ID=13925329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087810A Pending JPS60231245A (ja) | 1984-05-02 | 1984-05-02 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63223937A (ja) * | 1987-03-13 | 1988-09-19 | Fuji Electric Co Ltd | 記憶装置への書込み方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498124A (en) * | 1978-01-20 | 1979-08-02 | Hitachi Ltd | Memory device |
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS5845699A (ja) * | 1981-09-09 | 1983-03-16 | Hitachi Ltd | メモリプロテクト回路 |
| JPS58203700A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | メモリ内の情報プライバシ−保護装置 |
-
1984
- 1984-05-02 JP JP59087810A patent/JPS60231245A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS5498124A (en) * | 1978-01-20 | 1979-08-02 | Hitachi Ltd | Memory device |
| JPS5845699A (ja) * | 1981-09-09 | 1983-03-16 | Hitachi Ltd | メモリプロテクト回路 |
| JPS58203700A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | メモリ内の情報プライバシ−保護装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63223937A (ja) * | 1987-03-13 | 1988-09-19 | Fuji Electric Co Ltd | 記憶装置への書込み方法 |
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