JPS60231246A - メモリプロテクト方法 - Google Patents
メモリプロテクト方法Info
- Publication number
- JPS60231246A JPS60231246A JP59087811A JP8781184A JPS60231246A JP S60231246 A JPS60231246 A JP S60231246A JP 59087811 A JP59087811 A JP 59087811A JP 8781184 A JP8781184 A JP 8781184A JP S60231246 A JPS60231246 A JP S60231246A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- memory area
- signal
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、プログラマブルコントローラシステム等のコ
ンピュータシステムにおけるメモリのプロテクト方法に
関する。
ンピュータシステムにおけるメモリのプロテクト方法に
関する。
（発明の背卿）
プログラマブルコントローラシステム等のコンピュータ
システムにおいては、ユーザが作成したユーザプログラ
ムを入力したり実行したりする際、誤ってメモリのシス
テムプロクラムエリアや他の、：Ｌ −９７”ロクラム
エリアをアクセスしてしまい、これらのプロクラムを破
壊するおそれがある。
システムにおいては、ユーザが作成したユーザプログラ
ムを入力したり実行したりする際、誤ってメモリのシス
テムプロクラムエリアや他の、：Ｌ −９７”ロクラム
エリアをアクセスしてしまい、これらのプロクラムを破
壊するおそれがある。
このようなプログラムの不所望な破壊を防止する方法と
して、従来、ティップスイッチを用いる方法等が提案さ
れているが、無限とも言えるユーザプログラムごとに対
応するには不充分であった。
して、従来、ティップスイッチを用いる方法等が提案さ
れているが、無限とも言えるユーザプログラムごとに対
応するには不充分であった。
（発明の概要および目的）
本発明は、上述の従来形における問題点に鑑み、コンピ
ュータシステムのメモリ回路をアドレスバス信号によっ
て適当なメモリエリアに分割するとともに各メモリエリ
アをシステムの要求によって決まる種々のアドレスモー
ドに規定しておき、ＣＰＵ等からアドレスバス信号とと
もに出力されるアドレスモード信号が規定したアドレス
モードでない場合は該アドレスバス信号で定まるメモリ
エリアへのアクセスを禁止するという構想に基づき、メ
モリをよりきめ細かにかつ確実に保護することを目的と
する。
ュータシステムのメモリ回路をアドレスバス信号によっ
て適当なメモリエリアに分割するとともに各メモリエリ
アをシステムの要求によって決まる種々のアドレスモー
ドに規定しておき、ＣＰＵ等からアドレスバス信号とと
もに出力されるアドレスモード信号が規定したアドレス
モードでない場合は該アドレスバス信号で定まるメモリ
エリアへのアクセスを禁止するという構想に基づき、メ
モリをよりきめ細かにかつ確実に保護することを目的と
する。
本発明をより具体的に説明すると、プログラムコントロ
ーラシステムのメモリ回路において、システムの要求に
よってメモリエリアの性格を決定する種々のアドレスモ
ード（例えばプログラムメモリエリア、データメモリエ
リア、Ｉ１０エリア。
ーラシステムのメモリ回路において、システムの要求に
よってメモリエリアの性格を決定する種々のアドレスモ
ード（例えばプログラムメモリエリア、データメモリエ
リア、Ｉ１０エリア。
ユーザブロクラムエリア、システムプログラムエリア、
読出専用（ＲＯＭ）エリアおよびランダムアクセス（Ｒ
ＡＭ）エリア等）が考えられるが、本発明ではプログラ
マブルコントローラより出力されるアドレスバス信号お
よびアドレスモード出のアドレスに加え、そのシステム
に要求されるメモリエリアの性格と一致した時のみ該Ｅ
ＰＲＯＭの出力が１となるようにデータを書き込んでお
く。
読出専用（ＲＯＭ）エリアおよびランダムアクセス（Ｒ
ＡＭ）エリア等）が考えられるが、本発明ではプログラ
マブルコントローラより出力されるアドレスバス信号お
よびアドレスモード出のアドレスに加え、そのシステム
に要求されるメモリエリアの性格と一致した時のみ該Ｅ
ＰＲＯＭの出力が１となるようにデータを書き込んでお
く。
ソシて、ＥＰＲＯＭに加えられたアドレスバス信号によ
って規定される２に、、４におよび８に等の適当なメモ
リエリアごとに有効とするアドレスモードを選択し、こ
のＥＰＲＯＭの出力によってメモリ回路のＲ／Ｗ信号や
メモリ回路とデータバスの間に介挿されたデータバスゲ
ート回路を制御して上記メモリエリアへのアクセスの許
可および禁止を行なう。
って規定される２に、、４におよび８に等の適当なメモ
リエリアごとに有効とするアドレスモードを選択し、こ
のＥＰＲＯＭの出力によってメモリ回路のＲ／Ｗ信号や
メモリ回路とデータバスの間に介挿されたデータバスゲ
ート回路を制御して上記メモリエリアへのアクセスの許
可および禁止を行なう。
（発明の効果）
以上のように構成された本発明によると、メモリ回路を
２Ｋ 、４Ｋまたは８に等のメモリエリアに分割し、各
メモリエリアごとにアドレスモードを規定しておき、ア
ドレスバス信号で規定されるメモリエリアのアドレスモ
ードおよびアドレスバス信号と一緒に送出されるアドレ
スモード信号が一致したときのみ該メモリエリアへり〕
アクセスを許可するようにしているため、メモリエリア
単位のきめ細かなメモリプロテクトをより効果的に行な
うことができる。
２Ｋ 、４Ｋまたは８に等のメモリエリアに分割し、各
メモリエリアごとにアドレスモードを規定しておき、ア
ドレスバス信号で規定されるメモリエリアのアドレスモ
ードおよびアドレスバス信号と一緒に送出されるアドレ
スモード信号が一致したときのみ該メモリエリアへり〕
アクセスを許可するようにしているため、メモリエリア
単位のきめ細かなメモリプロテクトをより効果的に行な
うことができる。
（実施例の説明）
以下図面を用いて本発明の詳細な説明する。
第１図は本発明の１実施例に係るメモリ装置のブロック
構成を示す。同図の装置は、従来のものと同様のペース
アドレス−数回路１およびメモリチップ２ならびに本発
明の特徴とするＥＰＲＯＭ３、データバスゲート回路４
およびアンドゲート５等を具備する。
構成を示す。同図の装置は、従来のものと同様のペース
アドレス−数回路１およびメモリチップ２ならびに本発
明の特徴とするＥＰＲＯＭ３、データバスゲート回路４
およびアンドゲート５等を具備する。
ペースアドレス−数回路１は、メモリチップ２の担当す
べきアドレスのエリアを決定するもので、例えばシステ
ムのアドレス空間が１個のメモリチップより大きい場合
に、このアドレス空間を分割して複数のメモリチップの
それぞれに割り当てる場合に用いられる。
べきアドレスのエリアを決定するもので、例えばシステ
ムのアドレス空間が１個のメモリチップより大きい場合
に、このアドレス空間を分割して複数のメモリチップの
それぞれに割り当てる場合に用いられる。
ＥＰＲＯＭ３は、アドレスラインＡＯ−Ａ５にそれぞれ
加えられるリードライト信号Ｒ／Ｗ、アドレスモード信
号ＡＭＩ 、ＡＭ２ 、ＡＭ３およびアドレスバス信号
ＡＤ１．ＡＤ２の各組合せに対し、第２図に示すような
データが予め書き込まれている。ここでは、アドレスモ
ード信号が３ビツトであるから８種類のアドレスモード
を規定することができる。また、アドレスバス信号ＡＤ
Ｚ。
加えられるリードライト信号Ｒ／Ｗ、アドレスモード信
号ＡＭＩ 、ＡＭ２ 、ＡＭ３およびアドレスバス信号
ＡＤ１．ＡＤ２の各組合せに対し、第２図に示すような
データが予め書き込まれている。ここでは、アドレスモ
ード信号が３ビツトであるから８種類のアドレスモード
を規定することができる。また、アドレスバス信号ＡＤ
Ｚ。
ＡＤ２は、メモリエリアの単位を規定するもので、アド
レスバスＡＢのどのビットから取出してもよいが、ペー
スアドレス−数回路ｌで一致判定に用いるビットより下
位の上位側２ビツトを用いるのが一般的である。このよ
うに、アドレスバス信号を２本のアドレスラインから取
出すことによりメモリチップ２のメモリ空間を４等分す
ることができる。
レスバスＡＢのどのビットから取出してもよいが、ペー
スアドレス−数回路ｌで一致判定に用いるビットより下
位の上位側２ビツトを用いるのが一般的である。このよ
うに、アドレスバス信号を２本のアドレスラインから取
出すことによりメモリチップ２のメモリ空間を４等分す
ることができる。
データバスゲート回路４は、イネーブル端子Ｅに信号Ｏ
が加えられたときオンしてデータバスＤＢとメモリチッ
プ２との間のデータの伝達を可能化する。
が加えられたときオンしてデータバスＤＢとメモリチッ
プ２との間のデータの伝達を可能化する。
アンド回路５は、リードライト信号Ｒ／ＷとＥＰＲＯＭ
３の出力の反転信号との論理積をメモリチツプ２のリー
ドライト端子に送出する。
３の出力の反転信号との論理積をメモリチツプ２のリー
ドライト端子に送出する。
次に、第１図のメモリ装置の動作を説明する。
図示しないプログラマフルコントローラはメモリをアク
セスする際、アドレスバス信号とともにリードライト信
号Ｒ／Ｗおよびアドレスモード信号ＡＭＩ〜ＡＭ３を出
力する。また、書込時はリードライト信号Ｒ／Ｗ＝Ｏを
出力するとともに書込テークをデータバスＤＢに送出す
る。ペースアドレス−数回路１は、上記プログラマフル
コントローラによりこのメモリ装置が選択されたとき、
すなわちアドレスバスＡＢに送出されたアドレス信号か
回路１に予め設定されたものと一致したときこのメモリ
装置を有効とすべくチップセレクト信号をＥＰＲＯＭ３
およびメモリチップ２に送出する。
セスする際、アドレスバス信号とともにリードライト信
号Ｒ／Ｗおよびアドレスモード信号ＡＭＩ〜ＡＭ３を出
力する。また、書込時はリードライト信号Ｒ／Ｗ＝Ｏを
出力するとともに書込テークをデータバスＤＢに送出す
る。ペースアドレス−数回路１は、上記プログラマフル
コントローラによりこのメモリ装置が選択されたとき、
すなわちアドレスバスＡＢに送出されたアドレス信号か
回路１に予め設定されたものと一致したときこのメモリ
装置を有効とすべくチップセレクト信号をＥＰＲＯＭ３
およびメモリチップ２に送出する。
ＥＰＲＯＭ３においては、アドレスラインＡＯ〜Ａ５に
加えられたリードライト信号Ｒ／Ｗやアドレスモード信
号ＡＭＩ〜ＡＭ３およびメモリエリアの単位を規定する
アドレスバス信号ＡＤＩ。
加えられたリードライト信号Ｒ／Ｗやアドレスモード信
号ＡＭＩ〜ＡＭ３およびメモリエリアの単位を規定する
アドレスバス信号ＡＤＩ。
ＡＢ２により、予め書き込まれた左信号が読み出される
。この信号はインバータ６で反転された後、アンド回路
５の一方の入力端およびデータバスゲート回路４のイネ
ーブル端子Ｅに与えられる。したがって、ＥＰＲＯＭ３
から読み出された信号が１であれば、データバスケート
回路４は導通状態となってデータバスＤＢとメモリチッ
プのデータラインＤＯ〜Ｄ７とが接続されるとともに、
アンド回路５が導通状態となってプログラマフルコント
ローラからのリードライト信号Ｒ／Ｗがそのままメモリ
チップ２のリードライト端子に印加される。これにより
、メモリチップはアト゛レスバスＡＢの（一般には下位
側ビットの）信号によりアクセスされ、データの読出ま
たは書込が行なわれる。
。この信号はインバータ６で反転された後、アンド回路
５の一方の入力端およびデータバスゲート回路４のイネ
ーブル端子Ｅに与えられる。したがって、ＥＰＲＯＭ３
から読み出された信号が１であれば、データバスケート
回路４は導通状態となってデータバスＤＢとメモリチッ
プのデータラインＤＯ〜Ｄ７とが接続されるとともに、
アンド回路５が導通状態となってプログラマフルコント
ローラからのリードライト信号Ｒ／Ｗがそのままメモリ
チップ２のリードライト端子に印加される。これにより
、メモリチップはアト゛レスバスＡＢの（一般には下位
側ビットの）信号によりアクセスされ、データの読出ま
たは書込が行なわれる。
一方、ＥＰＲＯＭ３から読み出された信号が０であれば
、データバスゲート回路４およびアンド回路５は非導通
状態となり、メモリチップ２のデータ読出および書込は
禁止される。
、データバスゲート回路４およびアンド回路５は非導通
状態となり、メモリチップ２のデータ読出および書込は
禁止される。
このように、ＥＰＲＯＭ３のアドレスラインＡＯ〜Ａ５
に入力されるアドレスバス信号、リードライト信号Ｒ／
ｗおよびアドレスモード信号ＡＭ１〜ＡＭ３に応じてＥ
ＰＲＯＭ３に書き込まれた信号によってメモリチップ２
の各メモリエリア（この場合、アドレスラインがＡ４お
よびＡ５の２本なのでメモリチップ２のメモリ空間の４
等分）ごとへのアクセスの許可および禁止を行なうこと
ができる。例えばＥＰＲＯＭ３が第２図のように書込ま
れている場合、アドレスバスＡＤ１＝Ｏ１ＡＤ２＝Ｏに
よって規定されるメモリエリア１は、アドレスモードが
ＡＭＯ＝ＡＭ１＝ＡＭ２＝Ｏの時出力力月すなわち有効
となり、アクセスが許可される。また、アドレスバス信
号（（ＡＤＩ）（ＡＢ２））が０１のメモリエリア２は
アドレスモード信号〔（ＡＭＯ）（ＡＭｌ）（ＡＭ２）
〕が００１のとき、アドレスバス信号１０のメモリエリ
ア３はアドレスモード信号が０１０のとき、アドレスバ
ス信号１１のメモリエリア４はアドレスモード信号か０
１１のと、き有効となり、それ以外ではアクセスが禁止
されてプロテクトされる。
に入力されるアドレスバス信号、リードライト信号Ｒ／
ｗおよびアドレスモード信号ＡＭ１〜ＡＭ３に応じてＥ
ＰＲＯＭ３に書き込まれた信号によってメモリチップ２
の各メモリエリア（この場合、アドレスラインがＡ４お
よびＡ５の２本なのでメモリチップ２のメモリ空間の４
等分）ごとへのアクセスの許可および禁止を行なうこと
ができる。例えばＥＰＲＯＭ３が第２図のように書込ま
れている場合、アドレスバスＡＤ１＝Ｏ１ＡＤ２＝Ｏに
よって規定されるメモリエリア１は、アドレスモードが
ＡＭＯ＝ＡＭ１＝ＡＭ２＝Ｏの時出力力月すなわち有効
となり、アクセスが許可される。また、アドレスバス信
号（（ＡＤＩ）（ＡＢ２））が０１のメモリエリア２は
アドレスモード信号〔（ＡＭＯ）（ＡＭｌ）（ＡＭ２）
〕が００１のとき、アドレスバス信号１０のメモリエリ
ア３はアドレスモード信号が０１０のとき、アドレスバ
ス信号１１のメモリエリア４はアドレスモード信号か０
１１のと、き有効となり、それ以外ではアクセスが禁止
されてプロテクトされる。
（発明の適用範囲）
なお、上述の実施例においては、ＥＰＲＯＭ３から出力
される１ビツトの出力によりメモリのテーク書込および
読出を一緒に許可または禁止するようにしているが、Ｅ
ＰＲＯＭ３から複数ビットの出力を例えば第１図につい
て言えばゲート回路４とアンド回路５との制御信号を別
個に読み出して、書込禁止、読出禁止および書込・読出
禁止等をそれぞれ別個に制御するようにしてもよい。
される１ビツトの出力によりメモリのテーク書込および
読出を一緒に許可または禁止するようにしているが、Ｅ
ＰＲＯＭ３から複数ビットの出力を例えば第１図につい
て言えばゲート回路４とアンド回路５との制御信号を別
個に読み出して、書込禁止、読出禁止および書込・読出
禁止等をそれぞれ別個に制御するようにしてもよい。
第１図は本発明の１実施例に係るメモリ装置のブロック
構成図、第２図は第１図のＥＰＲＯＭのメモリマツプ構
成を示す図である。 ２・・・メモリチップ、３・・・ＥＰＲＯＭ、 ４・・
・データバスゲート回路、５・・・アンド回路、ＡＢ・
・・アドレスバス、ＤＢ・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 第１図 第２図
構成図、第２図は第１図のＥＰＲＯＭのメモリマツプ構
成を示す図である。 ２・・・メモリチップ、３・・・ＥＰＲＯＭ、 ４・・
・データバスゲート回路、５・・・アンド回路、ＡＢ・
・・アドレスバス、ＤＢ・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ｌ。 メモリエリアを規定するアドレスバス信号と該メ
モリエリアの性格を決定するアドレスモード信号との双
方に応じて該メモリエリアへのアクセスの許可および禁
止を制御することを特徴とするメモリプロテクト方法。 アドレスモード信号をアドレスとして予め書き込んだ書
き込み可能なメモリから出力される該アクセス許可また
は禁止信号に応じ該メモリエリアの入出力端とデータバ
スとの間のテーク伝達および該メモリエリアへのデータ
書込を制御することにより、該メモリエリアの性格が所
望の性格と一致したときのみ該メモリエリアからのデー
タの読出または該メモリエリアへのデータの書込を特徴
とする特許請求の範囲第１項記載のメモリプロテクト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087811A JPS60231246A (ja) | 1984-05-02 | 1984-05-02 | メモリプロテクト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087811A JPS60231246A (ja) | 1984-05-02 | 1984-05-02 | メモリプロテクト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231246A true JPS60231246A (ja) | 1985-11-16 |
Family
ID=13925358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087811A Pending JPS60231246A (ja) | 1984-05-02 | 1984-05-02 | メモリプロテクト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231246A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498124A (en) * | 1978-01-20 | 1979-08-02 | Hitachi Ltd | Memory device |
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS58203700A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | メモリ内の情報プライバシ−保護装置 |
-
1984
- 1984-05-02 JP JP59087811A patent/JPS60231246A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715499B2 (ja) * | 1975-02-21 | 1982-03-31 | ||
| JPS5498124A (en) * | 1978-01-20 | 1979-08-02 | Hitachi Ltd | Memory device |
| JPS58203700A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | メモリ内の情報プライバシ−保護装置 |
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