JPH0313766Y2 - - Google Patents

Description

【考案の詳細な説明】 【産業上の利用分野】

本考案は、端子点数１６点の入出力カードを制
御するために設計されたプログラマブルコントロ
ーラに於いて、１６点カードを挿入するスロツト
に８点カードを挿入しても制御が可能なように改
良したプログラマブルコントローラの入出力カー
ド選択回路に関する。

【従来技術】

従来、プログラマブルコントローラの入出力カ
ードの端子点数は８点が一般的であつた。ところ
が、集積回路の進歩に伴つて、素子の実装密度が
向上してきた。このため、８点カードと機構的規
格を同一とする16点カードが使用されるようにな
つてきた。 ところで、入出力要素をアドレス指定して、そ
の２値状態を入出力制御するには、それが接続さ
れている入出力カードを選択する必要がある。こ
の選択をアドレス信号に応じて行うために入出力
カード選択回路が設けられている。入出力要素の
アドレス指定を行うアドレス信号は、８点カード
の場合には、その下位３ビツトが又16点カードの
場合にはその下位４ビツトがカード内アドレスを
特定するように使用されている。そして、他の残
りの上位ビツトのアドレス信号は、入出力カード
を特定するのに用いられている。従つて、たと
え、アドレス信号のビツト数、即ちそのプログラ
マブルコントローラで制御可能な接続し得る最大
入出力要素数は同じでも、８点カードと16点カー
ドでは、カード選択回路を異にし、それを共用す
ることは出来ない。 ところが、16点カードが故障したような時、従
来多用されている８点カードが代用出来れば、便
利である。例えば、16点カードの上位８アドレス
のみに入出力要素を接続し、下位の８アドレスは
モニタランプ等を接続し、その下位アドレスの状
態はプログラム制御に影響を与えないような使用
の仕方をする場合がある。この時、実際に順序論
理制御に影響を与える上位アドレスのみ８点カー
ドに交換して使用したい場合がある。ところが、
プログラムされた入出力要素のアドレスを変更す
ることなく８点カードをのまま接続すると、後述
するように、下位アドレスのモニタランプの制御
命令がそのまま上位アドレスに接続されている動
作要素の制御命令となる。したがつて、８点カー
ドと交換する事が出来ない。 一般に、下位アドレスに接続されている入出力
要素の状態が、上位アドレスに接続されている入
出力要素の論理制御に影響を与えない場合には、
８点カードを上位アドレスにものみ代用して、プ
ログラムを変更することなく作動させたい場合が
ある。このように、８点カードと16点カードとの
互換性を持たせることは、16点のシステムの使用
性の向上につながる。

【考案が解決しようとする問題点】

上述したように、従来のプログラマブルコント
ローラは、カードを塔載するラツクと、カード選
択回路（カードセレクタカード）は、８点と16点
では別の構成となつている。このため、８点カー
ドは、16点カード用ラツクのスロツトに機械的に
は挿入できても、電気的には接続することができ
なかつた。その理由は次の通りである。 16点カード用のラツクに８点カードを挿入して
動作させると、８点カードはカード内アドレスを
決定するアドレス信号が３ビツトであるため、カ
ード内アドレスを決定する４ビツトのアドレス信
号の内、最上位の１ビツトの信号線は、８点カー
ドに電気的には接続されず、無効とされる。この
最上位ビツトのアドレス信号は16点カードのカー
ド内アドレスを２分する上位アドレスと下位アド
レスとを特定している。この最上位のアドレス信
号のビツトが無視されると言うことは、下位アド
レスが上位アドレスに重畳することを意味してい
る。したがつて、８点カードに接続される１の入
出力要素には２のアドレスが割り振られたのと等
価になり、順序論理制御に誤動作を生じさせる。
本考案はこのような欠点を改良するものであり、
その目的とするところは、16点カードラツクに８
点カードを接続した時にアドレスの一意性を与え
ることある。

【問題点を解決するための手段】

上記問題点を解決するための考案の構成は次の
通りである。 本考案は、入出力要素をそれに割り当てられた
アドレスを指定して選択するアドレス信号
（IOAD5〜IOAD15）をプログラム制御する処理
装置１０から入力し、 入出力要素を接続し、接続された入出力要素の
２値状態が前記処理装置からのアドレス指定によ
り、入出力制御される入出力カード３０，４０等
を接続し、 前記アドレス信号の内、前記１の入出力カード
内における前記入出力要素のアドレスを決定する
下位４ビツトの信号（IOAD12〜IOAD15）を除
く上位アドレス信号（IOAD5〜IOAD11）に応じ
て該入出力カードを選択するカード選択回信号Ｃ
＊を前記入出力カードに出力するプログラマブル
コントローラの入出力カード選択回路５０におい
て、 前記入出力カードから、そのカードの端子数が
８点か16点かを識別する２値信号からなる点数識
別信号SET8＊を入力し、 前記アドレス信号の下位４ビツトのうち前記入
出力要素のカード内の上位８点の端子のアドレス
と下位８点の端子のアドレスとに分割して特定す
る分割アドレス信号を入力し、 前記点数識別信号が８点状態を示すレベルにあ
り且つ、前記分割アドレス信号が予め定められた
何れか一方のレベルにある時には前記カード選択
信号の出力を阻止し、この両入力信号が他の条件
にある時は、下位４ビツトを除く上位ビツトに応
じてカード選択信号を出力するカード選択禁止回
路を設けたことを特徴とするものである。

【作用】

入出力カードはそのカードが８点用か16点用か
を識別するため１の接続端子が接地または、電源
に接続されている。カード選択禁止回路は、次の
信号を入力している。第１に入出力カードのその
端子からカードの端子数が８点か16点かを識別す
る２値信号からなる点数識別信号を入力してい
る。第２に、アドレス信号の下位４ビツトうち入
出力要素のカード内アドレス16アドレスの内上位
８アドレスと下位８アドレスを分割して特定する
分割アドレス信号を入力している。そして、カー
ド選択禁止回路は、点数識別信号が８点状態を示
すレベルにあり且つ、前記分割アドレス信号が予
め定められた何れか一方のレベルにある時には前
記カード選択信号の出力を阻止し、その両入力信
号が他の条件にある時は、下位４ビツトを除く上
位ビツトのアドレス信号に応じてカード選択信号
を入出力カードに出力している。この作用によ
り、８点カードは、16点カードに割付られている
16アドレスのうち上位８アドレスまたは下位８ア
ドレスが一意的に割り振られる。そして残りの８
アドレスはダミーアドレスとされる。

【実施例】

以下本考案を具体的な一実施例に基づいて説明
する。 第１図はプログラマブルコントローラの全体の
構成を示したブロツクダイヤグラムである。１０
は各種の入出力要素の２値状態に応じて論理計算
を行うための演算処理装置である。６０は記憶装
置であり演算処理装置１０の演算処理手順を記憶
したプログラム領域、入力要素と出力要素の２値
状態を記憶したデータ領域、中間の論理処理結果
を記憶するワーク領域を有している。演算処理装
置１０はコモンバス７０に接続されている。２０
は入出力要素を制御する入出力カード、カードセ
レクタカード等を塔載したＩ／０ボツクスであ
る。Ｉ／０ボツクス２０に塔載されたカードセレ
クタ５０は、コモンバス７０を介して演算処理装
置１０に接続されせている。３０は入力カードで
あり、それには入力要素が接続され、カードセレ
クタ５０からカード選択信号Ｃ７を入力してい
る。又、点数識別信号SET８−７をカードセレ
クタ５０に出力している。４０は出力カードであ
り、それには、出力要素が接続され、カードセレ
クタ５０からカード選択信号Ｃ０を入力してい
る。又、点数識別信号SET８−０をカードセレ
クタ５０に出力している。入力カード及び出力カ
ードに接続されている入出力要素の２値状態は、
演算処理装置１０からのアドレス指定によて選択
される。その２値状態は記憶装置６０の入出力ア
ドレスに対応したアドレスのデータ記憶領域に記
憶される。７５は下位４ビツトのアドレス信号
線、データ信号線、２値状態のオンオフ制御と２
値状態の読込制御を行う制御信号線とからなるコ
モンバスである。 出力カード４０は第２図に示すようにデコーダ
４４ａ，４４ｂ、レジスタ４５ａ，４５ｂ、出力
信号変換回路４６ａ，４６ｂ、データセレクタ４
７ａ，４７ｂより構成されている。出力信号変換
回路４６ａ，４６ｂは出力要素４００，４０１，
４０８，４０９等を制御するための駆動回路であ
る。レジスタ４５ａ，４５ｂは出力要素の２値状
態をカード内アドレスに対応して記憶している。
レジスタ４５ａは上位８アドレスの２値状態を記
憶し、レジスタ４５ｂは下位８アドレスの２値状
態を記憶している。そしてレジスタ４５ａ，４５
ｂの内容に応じて各出力要素が出力信号変換回路
によつて制御される。デコーダ４４ａ，４４ｂは
出力要素の下位３ビツトの８アドレスを決定する
ためのデコーダである。このデコーダ４４ａ，４
４ｂのＡ，Ｂ，Ｃ端子にはアドレス信号の下位３
ビツト即ちIOAD１５、IODA１４、IOAD１３
の信号が入力されている。このアドレス信号に応
じて０〜７の出力端子が選択される。また、下位
から４ビツト目のアドレス信号IOAD１２はデコ
ーダ４４ａ又は４４ｂのいずれかを選択するため
のアドレス信号である。その信号が高レベルの時
は、４４ｂのデコーダが選択され、低レベルの時
には４４ａのデコーダが選択される。従つてアド
レス信号IOAD１２が低レベルの時には１カード
の上位８アドレスの出力要素が制御され、IOAD
１２が高レベルの時には１カードの下位８アドレ
スの出力要素が制御される。 論理回路４８は、アドレス信号線の上位７ビツ
ト即ちIOAD５〜IOAD１１のアドレス信号をデ
コードして得られたカード選択信号Ｃ０を入力し
ている。このＣ００は０番カードの選択信号であ
る。この信号が高レベルにある時、０番のカード
が選択されるようになつている。このようにして
アドレス線上にアドレス信号を出力すれば、それ
に応じたアドレスの出力要素を特定することがで
きる。 レジスタ４５ａ、４５ｂには１出力要素の状態
をON状態にするための信号SONと、OFF状態
にするための信号SOFと、リセツト信号RIOが入
力されている。従つせて、アドレスを特定して
SONを高レベルにすれば、その出力要素の状態
をON状態にでき、またSOFを高レベルにすれ
ば、その時の出力要素の状態をOFF状態にする
ことがきる。 ８点の出力カードは第３図に示すような構成と
なつている。即ちカード選択信号COによつて０
番カードが選択され、下位３ビツトのアドレス信
号IOAD１５〜IOAD１３によりカード内アドレ
スが特定される。従つて、下位から４ビツト目の
アドレス信号IOAD１２は入力されていない。ま
た、本カードが８点カードであることを識別する
点数識別信号SET８−Ｏが端子a0から出力され
ている。８点の場合には、ａ端子は接地されてい
る。16点カードの場合はその端子ａは解放されて
いる。 第４図はカードセレクタ５０の構成を示したブ
ロツクダイヤグラムである。アドレス信号IOAD
５〜IOAD８の上位４ビツトはアドレスデコーダ
５２によつてデコードされる。デコーダ５４のＤ
端子にはそのデコードされた１信号が入力してい
る。そしてデコーダ５４のＡ，Ｂ，Ｃの入力端子
にはアドレス信号IOAD１１、IOAD１０，
IOAD９がそれぞれ入力している。デコーダ５４
のＤ端子に高レベルの信号が入力されるとこのデ
コーダ５４が選択される。選択されると、ABC
入力端子に入力される３ビツトのアドレス信号に
応じて出力端子０〜７が選択され選択された１の
出力端子から低レベルの１次カード選択信号Ｅ０
〜Ｅ７が出力される。一方、各出力カードの点数
識別信号を出力するａ端子はそれぞれ対応するｂ
０〜ｂ７端子に接続されている。したがつて、
SET８信号はそれぞれ図示するように論理回路
５５０…〜５５７の１端子に入力されている。そ
して、それらの論理回路の他の入力端子にはアド
レス信号IOAD１２が入力している。また、論理
回路５５０〜５５７の出力は、他の論理回路５６
０〜５６７の一方の端子に入力し、それらの論理
回路の入力蝶子にはデコーダ５４の出力信号であ
る１次カード選択信号Ｅ０〜Ｅ７が入力してい
る。 カードラツクに８点用の出力カードが接続され
ると、低レベルの点数識別信号が対応する端子ｂ
から入力する。今、８点の出力カードが０チヤン
ネルに接続されたとすれば、SET８−０の信号
が低レベルとなつている。そうすると論理回路５
５０はゲートを開いた状態となり他の入力端子の
信号をそのまま出力することになる。従つてアド
レス信号IOAD１２は論理回路５６０の１端子に
入力する。この信号が低レベルにあると論理回路
５６０のゲートは開かれた状態となり、１次カー
ド選択信号E0を反転して通過させ得る状態とな
る。この状態で演算処理装置１０から、カード０
がアドレス指定されると低レベルの１次カード選
択信号Ｅ０がデコーダ５６０に入力し反転して高
レベルのカード選択信号Ｃ０が出力される。した
がつて、この時は、０番の８点カードはアドレス
指定されることになる。 又逆に、アドレス信号IOAD１２が高レベルに
あると、論理回路５６０はゲートを閉じた状態で
あり、１次カード選択信号を通過させない。した
がつてカード選択回信号Ｃ０は低レベルとなり、
演算処理装置１０がアドレス指定したとしても、
この０番の８点カードは選択されない。即ち16点
カードの時にはアドレス指定できたカード内の下
位８アドレスは指定出来ずこのアドレスはダミー
として処理されることになる。 このように、16点カードを８点カードに置換し
ても、８点カードの８アドレスを16点カードの上
位８アドレスにのみ一意的に対応させることが出
来る。 また16点の出力カードが接続されている場合
は、出力カードの点数識別信号を出力するａ端子
は解放されているので対応する論理回路（５５０
〜５５７）のゲートは閉じた状態であり、その出
力は低レベルである。したがつて、対応する論理
回路（５６０〜５６７）のゲートは開かれた状態
となり、１次カード選択信号は反転して通過さ
れ、高レベルのカード選択信号が出力される。よ
つて、16点カードの場合は、アドレス信号IOAD
１２の信号レベルに拘わらず、その出力カードを
選択出来るので従来の16点システムのカード選択
機能を損なうことはない。

【考案の効果】

本考案はプログラマブルコントローラの入出力
カード選択回路において、入出力カードから、そ
のカードの端子数が８点か16点かを識別する２値
信号からなる点数識別信号を入力し、アドレス信
号の下位４ビツトのうち入出力要素のカード内の
上位８点の端子のアドレスと下位８点の端子のア
ドレスとに分割して特定する分割アドレス信号を
入力し、点数識別信号が８点状態を示すレベルに
あり且つ、前記分割アドレス信号が予め定められ
た何れか一方のレベルにある時には前記カード選
択信号の出力を阻止し、この両入力信号が他の条
件にある時は、下位４ビツトを除く上位ビツトに
応じてカード選択信号を出力するカード選択禁止
回路を設けたことを特徴としている。 したがつて、16点カードを８点カードと交換し
ても８点カードの８アドレスは16点カードに割り
振られているカード内16アドレスのうち上位また
は下位８アドレスに一意的に対応させることが出
来る。このため、16点用のカードラツクに８点カ
ードを挿入して使用することが可能となる。

【図面の簡単な説明】

第１図は、本考案の具体的な一実施例に係る入
出力カード選択回路を有するプログラマブルコン
トローラの全体の構成を示したブロツクダイヤグ
ラム、第２図は、16点出力カードの構成を示した
電気回路図、第３図は、８点出力カードの構成を
示した電気回路図、第４図は、同実施例に係る入
出力カード選択回路の構成を示した電気回路図で
ある。

Claims (1)

1. 【実用新案登録請求の範囲】 入出力要素をそれに割り当てられたアドレスを
   指定して選択するアドレス信号をプログラム制御
   する処理装置から入力し、 入出力要素を接続し、接続された入出力要素の
   ２値状態が前記処理装置からのアドレス指定によ
   り、入出力制御される入出力カードを接続し、 前記アドレス信号の内、前記１の入出力カード
   内における前記入出力要素のアドレスを決定する
   下位４ビツトの信号を除く上位ビツトのアドレス
   信号に応じて該入出力カードを選択するカード選
   択信号を前記入出力カードに出力する プログラマブルコントローラの入出力カード選
   択回路において、 前記入出力カードから、そのカードの端子数が
   ８点か16点かを識別する２値信号からなる点数識
   別信号を入力し、 前記アドレス信号の下位４ビツトのうち前記入
   出力要素のカード内の上位８点の端子のアドレス
   と下位８点の端子のアドレスとに分割して特定す
   る分割アドレス信号を入力し、 前記点数識別信号が８点状態を示すレベルにあ
   り且つ、前記分割アドレス信号が予め定められた
   何れか一方のレベルにある時には、前記カード選
   択信号の出力を阻止し、前記点数識別信号および
   分割アドレス信号が他の条件にある時は、下位４
   ビツトを除く上位ビツトに応じてカード選択信号
   を出力するカード選択禁止回路を設けたことを特
   徴とするプログラマブルコントローラの入出力カ
   ード選択回路。