JPS60206169A - 単色・カラー適合性及び信号読取多様性を有するｍｏｓ画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はビデオ画像処理の分野に関するものであって、
更に詳細には、ＭＯ８画像処理装置の分野に関するもの
である。

従来、ビデオ画像処理は、画像オルシコン真空管等を包
含する数種の異なったタイプのセンサによって行なわれ
ていた。これらの装置は高価であると共に大型であり、
且つカメラを太陽に向けた場合等の成る条件下において
損傷されることかあった・ これらの問題の幾つかを解消する為に、集積回路画像処
理装置の研究が開始された。１ヘランジス夕やホ１−ダ
イオード等の活性デバイスをシリコン基板」−に集積化
させる為の金属−酸化物一半導体（ＭＯＳ）技術の出現
と共に、ＭＯ８画像処理装置が開発された。これらの装
置の構造及び構成は跣に公知である。例えば、各々がＭ
Ｏ３電界効果１−ランジスタを有する光電要素を具備す
るソリッドステー１〜画像ピックアップ装置は米国特許
第４゜１４３．３８９号に開示されている。このセルの
改良したものは米国特許第４，１５５，０９４号に開示
されており、この場合１）　Ｎダイオードを使用して光
電効果正札・電子対を発生させ、且つＭＯＳダイオード
を使用してかく発生された電荷をストアしている。

この様なセルのアレイからデータを読み取る構成は米国
特許第４，３１６，２０５号に開示されている。この特
許の開示によれば、垂直及び水平スイッチングトランジ
スタがスイッチングトランジスタをオンオフ制御する為
の垂直及び水平走査回路を構成するホ１−ダイオード及
びシフトレジスタをアドレスする。垂直及び水平走査回
路に電荷転送装置を使用する別の構成が米国特許第４，
３４９，７４３号に開示されている。

日本の日立製作所は最近、Ｍ、　Ａｏｋｉ、　Ｉｔ、　
Ａｎｄｏ。

Ｓ、　０ｈｂａ、　１．　Ｔａｋｅｍｏｔｏ、　Ｓ、　
Ｎａｇａｈａｒａ、　Ｔ、　Ｎｏｋａｎｏ。

Ｍ、１（ｕｂｏ、　Ｔ、　Ｆｕｊｉｔａ等の［２／３フ
オ一マ７ｈＭ○Ｓ単一チップ力ラーイメジャーＪ　、　
１９８０年８月の電子デバイス会議のＩＥＥＥプロシー
デイングズ、Ｖ。

１、　ＥＤ２７．　＃　８　、　ｐｐ、１６７６−１６
８７．の文献においてカラーＭＯ８画像処理装置を発表
した。この装ｆｉｌは、基板上に正方形領域に配設した
４個の画素要素の各々からの４個の原色カラービデオ信
号出力を使用している。１個の水平及び１個の垂直シフ
１−レジスタを使用して該アレイからデータを読み取っ
ている。

日立製作所は１ｌＩＥ９８２２２という部品番号の別の
ＭＯ８画像処理装置を製造しており、それは本発明の構
成と部分的に類似した構成を持っている。然し乍ら、こ
の部分というのは、その構成上２つの出力線を有するも
のであるから黒白信号を発生する能力を有するものでし
かない。

本発明の構成を使用した場合に得られる多様性のあるイ
ンターレース及び非インターレースモードにおける単色
乃至はカラー動作の何れかのオプションを得る為には、
１ＩＥ９８２２２及びＡｏｋｉの文献に開示されている
構成の両方に対してかなりの修正を行なう必要がある。

カラー信号は、各セルが基板の３個の異なったカラーで
フィルタした光検知領域で構成されている多数のセルか
らなるマトリクスからの３つの別々のビデオ出力信号を
必要とする。これと対照的に、黒白画像処理装置は２つ
の出力線を必要とするに過ぎない。更に、ビデオ画像処
理装置の幾つかの適用においては、ビデオ信号をインタ
ーレース、非インターレース、又は擬似インターレース
モードの何れかのモードで画像処理装置から読み取るこ
とを必要とした。

従って、カメラを不用意に太陽に向ける等によって無京
、識的に過露光を起こさせることによっても損傷される
ことのないソリッドステート画像処理装置に対する要望
が発生した。更に、インターレース、非インターレース
、又は擬似インターレースフォーマツ１への何れかのモ
ードでカラー又は黒白の何れかに容易に適合させること
の柔軟性を持った装置に対する要望もある。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良した画像処理装
置を提供することを目的とする。

本発明は、行及び列に配列した画素のアレイに関連した
単色及びカラー出力を持った画像処理装置を提供するも
のである。本発明は、選定時間に行の選択したものを活
性化即ち動作させる第１アドレス回路と、選定時間に行
の選択したものを活性化させる第２アドレス回路とを有
している。これらの列を選択的に単色乃至はカラー出力
端へ順次接続させる為の構成が設けられている。

本発明の１特徴によれば、集積化した画像処理装置に対
する改良した構成を提供しており、それは３個の三角形
クループに配設さた画素を使用しておりそれらのグルー
プはそれらの頂点をインターリーブしてインターレース
されている。画素からなる各三角形グループは、１木の
行７１−レス線に接続した２個の画素と隣接する行７１
〜レス線に接続した［頂点」画素とを有している。これ
らの三角形グループはインターリーブされており、即ち
１個のグループ内の２個の画素に接続されている行アド
レス線が３個の画素グループの同一の行の両側の画素か
らなる２個の三角形グループの頂点画素のみに接続され
ている。本画像処理装置の構成の更に別の部分として、
独立的な行アドレス回路が本アレイの両側に配設されて
いる。これらの回路はシフトレジスタであって、該レジ
スタを介して電荷パケットがシフトすると順次的に活性
化される出力を持っている。各シフ１〜レジスタはその
出力をアレイ内の１つおきの行アドレス線に接続されて
おり、各シフトレジスタは異なった対のクロック信号線
によって駆動される。これらのタロツク４９号の間の関
係の変化はアレイからデータをよみだす異なったモード
を与えることが可能である。更に、一対の水平なシフト
レジスタがアレイの両端に隣接して位置されている。ビ
デオ信号を担持する複数個の列線がアレイを横断して走
っており、各列線がアレイの１個の列内の全ての画素の
電荷貯蔵要素へ接続されている。各水平シフ１−レジス
タぼ垂直シフトレジスタの場合の如く順次的に活性化さ
れる出力を有しており、且つ各々は異なった対のクロッ
ク信号によって駆動される。水平シフトレジスタの１つ
の各出力は、２木の列線を単色出力へスイッチさせる２
個のスイッチングトランジスタを制御する。他方の水平
シフトレジスタの各出力は、３本の列線を３個のカラー
出力へ接続させる３個のスイッチングトランジスタを制
御する。カラー動作を行なう為には、３原色のカラーフ
ィルタをアレイ内に集積化せねばならないか又は画素上
方に外部的に固定せねばならない。水平シフトレジスタ
の一方又は他方へのクロック信号をディスエーブルさせ
て単色操作又はカラー操作の選択を行なう。

以下、添イ」の図面を参考に、本発明の具体的実施の態
様に付いて詳細に説明する。

第１図は本発明のＭＯ８画像処理装置の構成に示してい
る。典型的な画素要素をブロック１０で表しである。各
画素は、■）Ｎダイオ−１〜１２で構成されており、そ
れは情景からの光へ露出されて正孔と電子の光電対を発
生する。この電荷は画素から信号を読み取る時が来る迄
ダイオードの接合容量又はその他の貯蔵容量内にストア
される。各画素内に発生される電荷の量は、情景からそ
の画素」二に入射される光の強度に依存する。

各画素からの電荷は、各ダイオードに関連しているＭｏ
ｓ＋−ランジスタ１４をターンオンすることによりて読
み取られる。ＭＯＳトランジスタ１４のソースはダイオ
ード１２のカソードに接続されており、そのドレインは
列ビデオ信号線１６へ接続さオしている。ＭＯ５＋−ラ
ンジスタ１４のゲートは行アドレス線１８へ接続されて
いる。行アドレス線１８に印加されている所定の電圧が
１−ランジスタ］４のスレッシュボールド電圧を越える
と、ＭＯ３Ｉ−ランジスタ１４はターンオンし、ダイオ
ード１２の接合容量内にストアされている電荷はＭＯ３
＋〜ランジスタのチャンネル領域を介して列ビデオ信号
線１６へ接続される。

各画素の構造及び動作は従来のものと同じであり１本発
明の実施上、従来のＭＯ８０８画像処理装置要素の任意
の段別及び製造方法を使用することが可能である。例え
は、１涌述した日立製作所の文献に記載されている画素
設言１て充分である。一方、米国特許第４，１４３，３
８９号又は第４，１５５，０９４号の何れかに記載され
ているセルも適用可能である。

基板上の個々の画素のレイアウトはインターリーブされ
た三角形グループの行から構成されている。即ち、画素
１０，２０．２２は三角形グループを構成する。何故な
らば、第１アドレス線１８に接続された画素１０，２２
．３２はアドレス線３６に接続されている第２行内の画
素２０，３０゜３４からオフセラ１〜しているからであ
る。この行のオフセットは、アドレス線３６に接続され
ている画素がアドレス線１８に接続されている画素の間
の間隙に整合している様になっている。従って、グルー
プ当たり３個の画素からなる三角形グループが形成され
ており、各クループにおける各画素は該グループを貫通
して走行する３本のビデオ４１１号線の異なったものに
接続されている。例えは、画素１０はビデオ信号線１６
に接続されており、一方画素２０及び２２は夫々ビデオ
信号線３８及び４０へ接続されている。この画素配列は
、各グループにおける個々の画素要素の上方に物理的に
３個の異なったカラーフィルタを配置した場合には、完
全なカラービデオ出力を発生する可能性を作り出す。信
号線１６，３８．４０上のビデオ信号は、個別的な画素
１０．２０及び２２で構成さＪしている単一の複合カラ
ー画素のカラー含有信号を表している。

これらのカラーフィルタは任意の従来の方法を使用して
構成することが可能である。カラーフィルタを提供する
１つの公知の方法は前述したＡｏｋｉ等の文献に記載さ
れている。その方法によれば、Ｐ　Ｎ接合ダイオードと
ＭＯＳトランジスタとを形成した後に基板の表面上にゼ
ラチン層を付着形成する。このゼラチン層髪次いでホト
リソグラフィ技術を使用して区分化し、且つ画素上方の
各区分を選択したカラーの１つで染色する。これらのカ
ラーフィルタは個別的なフィルタとするか又は画素上方
に位置させた「フライアイ」フィルタとすることも可能
である。この様な構造及びその製造方法は従来公知であ
る。イーストマンコダックはこの分野に関して幾つかの
文献を発表している。

又、カラー画像処理に単一のセンサアレイを使用する方
法を開示した多数の特許があり、これらの特許をリスト
すると以下の如くである。１３ｏｙｅｒの米国特許第３
，９７１，０６５号、Ｃｈａｉの米国特許第：３，９８
２゜２７４号、’Ｊ　ｅ　ｉ　＋ｎ　ｃ　ｒの米国特許
第４，００１．．８７８号、Ｄ、ｊｌｌｏｎ等の米国特
許第４，０１６，５９７号、Ｙａｍａｎａｋａの米国特
許第４，０４２，９５６号、Ｉ）ｊｌｌｏｎの米国特許
第４，０４７，２０３号、Ｇｏｌｄの米国特許第４，１
５３，９１２号、５ｏｔｏの米国特許第４，２４５．２
４］号及び第４，２４６．６旧号、Ｔａｋａｈａｓｔ＋
ｉ等米国特許第４，２８１，３３８号、Ｍａｃｏｖｓｋ
ｉの米国特許第４，２９３，８７１号。

これらの特許は全て、カラー画像を再生することが可能
なカラー関連ビデオ信号を発生するカラ一応答性乃至は
カラー感度光電要素の種々の構成を示唆している。これ
らの光電要素はフィルタを積層させるか又はその他の公
知の製造技術によってカラ一応答性とされている。従っ
て、各画素はビデオ信号電荷バケツ１−を発生し、その
電荷の強度はその画素に入射する光の特定のカラーの明
るさ強度に関連している。

Ｂ　ｏ　ｙ　ｅ　ｒの米国特許第３．９’７１，０６５
号は、ＣＣＤイメージセンサに積層されたフィルタモザ
イクを使用してカラ一応答性光電要素の行及び列からな
るアレイを構成し１つ置きのアレイ位置が輝度を検知す
べく機能する緑感度要素で占有されている構成を開示し
ている。赤感度「クロミナンス」要素は１つ首きの行内
の輝度検知要素と交互に配置されており、一方青感度ク
ロミナンス要素は残りの交互の行内の輝度要素と交互に
配置されている。行の対からの輝度及びクロミナンス信
号は、赤、青、及び緑情報を供給し、その場合に緑が支
配的である。

１）ｉｌｏｎの米国特許第４，０４７，２０３号は、カ
ラ一応答性画素の水平行及び垂直列からなるアレイの１
つおきの位置が緑感度の輝度要素で占有されているアレ
イを開示している。然し乍ら、各行のクロミナンス要素
はその行に沿って赤と青とが交互になっており、従って
４個の連続する要素のパターン（その２個は輝度要素で
他の２個は異なったクロミナンス要素である）が、行毎
の１個の要素の水平変位と共に、各行の長さに沿って繰
り返す。

Ｔａｋａｈａｓｋｉの米国特許第４，２８１，３３８号
及び５ｏｔｏの米国特許第４，２４５，２４１号及び米
国特許第４，２４６，６０１号は全て日立製作所によっ
て所有されているものであるが、これらの特許は、ビデ
オの水平線を表す光電要素の行が読み出され且つ一度に
２つが処理されるアレイを開示している。４個の互いに
隣接する光電要素（各線に２つづつ）からの信号を使用
して、情景の画像をカラーで再生するのに必要な赤、青
、及び緑のカラー情報を形成する為に使用される。これ
らの特許は１種々の組合せにおける種々のカラー感度の
光電要素を開示している。

カラー信号を発生することの可能な単一・センサアレイ
を製造するこれらの公知の方法の何れも本発明の目的に
とって充分なものである。

単色又はカラーの多様性は５本のビデオ出力線と２個の
水平シフトレジスタ（１個はビデオ信号線の上部に接続
されており、且つ１個はこれら信号線の底部に接続され
ている）を使用することによって与えられている。２つ
のビデオ出力線４１及び４２は単色ビデオ信号を担持す
る。出力線４１は、１つ置きのビデオ信号線、即ち線１
６，４０．４６へ接続されている。他方のビデオ出力線
４２は残りのビデオ信号線３８，４４．４８へ接続して
いる。水平シフトレジスタ４４は、ビデオ信号線１６，
３８，４０，４４，４．６．４８の選択したものをＭｏ
５ｔ〜ランジスタ４６−５１のスイッチンク動作によっ
てビデオ出力線４１及び４２へ接続される。水平シフト
レジスタ４４は複数個の出力を持っており、その各々は
ＭＯＳトランジスタ４６−５１の２つのゲー１〜へ接続
されている。Ｍｏｓ＋〜ランジスタ４６−５１の各々の
ソース及びトレインはビデオ信号線１６，３８，４０゜
４４．４．６．４８の１つとビデオ出力線４１又は４２
の１つとの間−に接続されている。、ＭＯＳトランジス
タ４６−５１の２つをターンオンさせることによって、
ビデオ信号線１６，３８，４．０，４４．４６．４８の
２本が２本のビデオ出力線４１又は４２へ接続させるこ
とが可能である。次のサイクルにおいて、水平シフ１−
レジスタ４４からの異なった出力が活性化されると１−
ランジスタ４６−５１の別の２つがターンオンされる。

これは、ビデオ信号線の異なった２本を出力線４」及び
４２へ接続させる。

水平シフ１−レジスタ４４は、ドライバ回路、フリップ
フロップ変種、インバータチェーン、ダイナミックソー
スホロワチェーン等を有するＣＣＤ型又は任意のその他
の公知の構成で、どの様なＣＣＤ型であろうと連続する
出力を順次活性化させることの可能な任意の従来のシフ
トレジスタとすることが可能である。シフ１−レジスタ
の構造及び動作は従来公知である。好適実施例において
は、水平シフトレジスタ４４は２相シフ１−レジスタで
あって、２相りロック信号φ１□及びφ□２の影響下に
おいて単一のパルスをシフトさせて通過させる。

パルスが出力線５２を通過してシフ１−すると、Ｍｏ８
　＋−ランシスタ４６及び４７がターンオンされ、その
際に垂直信号線１６及び３８をビデオ出力線４１及び４
２へ夫々接続させる。同様に、パルス乃至は電荷パケッ
トがシフトし出力線５４を介して通過すると、１〜ラン
ジスタ４８及び４９がターンオンし、その際にビデオ信
号線４ｏ及び４４がビデオ出力線４１及び４２へ接続さ
れる。

第２水平シフ１−レジスタ５６が、ビデオ信号線］　６
，３８，４０，４４，４６．４８と３本のカラービデオ
出力線５７，５８．５９との間の接続を行なわせる。第
２水平シフトレジスタ５６は、シフ１−レジスタ４４の
場合には２個であるのと異なりその出力線は各々３個の
スイッチンクトランジスタのゲー１−へ接続されている
という点を除いて、水平シフトレジスタ４４と同一の構
造で且っ同一の動作とさせることが可能である。即ち、
出力線６０は３個のＭＯＳスイッチングトランジスタ６
１−６３のゲートの各々へ接続されている。

パルス乃至は電荷パケットが出方線６０を通過してシフ
トすると、３個の１−ランジスタロ１−６３の全てがタ
ーンオンし、その際にビデオ信号線１６．３８．４０を
カラービデオ出力線５７　５９へ夫々接続させる。同様
に、出力線６４は、スイッチング１−ランジスタロ５−
６７及びビデオ信号線４４，４６．４８と関連して同様
に動作する。

画像アレイの読取、即ち行及び列における個々の画素信
号の出力は、アレイ内の交互の７トレス線に接続させて
２個の垂直シフ１〜レジスタを使用することにより幾つ
かの方法で行なうことが可能である。例えば、垂直シフ
トレジスタ６８は水平シフトレジスタ４４及び５６と同
一の構造を有しており、その出力をアレイ内の１つおき
の７１−レス線に接続されている。即ち、垂直シフトレ
ジスタ６８からの出力はアドレス線１８及び６９−７１
である。これらのアドレス線は１つおきの行における画
素に対してのＭＯＳスイッチング１ヘランジスタのゲー
トへ接続されている。

アドレス線の上述した行（「奇数」）の間にインターリ
ーブされて、１組の「偶数」行アドレス線が設けられて
いる。偶数行アドレス線は垂直シ７１〜レジスタ７２の
出力線である。垂直シフトレジスタ７２は水平シフトレ
ジスタ５６及び４４と同一の構造を有しており、同一の
動作を行なう。

上述した画像処理装置の構成によって多種類の走査モー
ドを使用することが可能である。例えば、単色動作にお
いては、非インターレース、インターレース、又は擬似
インターレース読取を使用することが可能である。単色
動作は、画像アレイ上にカラーフィルタが焦く且つ水平
シフトレジスタ５６がスイッチ７４及び７６を閉じる等
によって不活性化さＡした場合に得られる。実際上、ス
イッチ７４及び７６は象徴的に示されているだけであり
、その他シフ１へレジスタを不活性化することの可能な
任意方法を使用することが可能である。典型的に、スイ
ッチ７４及び７６はＭＯＳスイッチング１−ランジスタ
とすることが可能であり、それらは水平シフトレジスタ
５６のクロック入力からのクロック信号φ２．及びφ２
□を切断するか又はクロック信号を接地する為に接続さ
れている。水平シフ１へレジスタ４４はカラー操作の為
にそれを不活性化させる同様の１組のスイッチ１０６及
び１０８を有している。水平シフ１−レジスタ５６か不
活性化されると、スイッチング１〜ランジスタロ］−６
３及び６５−６７は開回路となり、従ってビデオ出力線
５７−５９が不活性化される。これにより、出力線４１
及び４２のみが単色操作の為に活性化されたままとなる
。

第２図に示し且つ以下に記載する如く、単色読取は非イ
ンターレースモードで行なわれる。非インターレースモ
ードとは、最初に偶数行が読みだされ次いで次の奇数行
が読み出されることを意味する。この偶数−奇数一偶数
一奇数読出は、アレイ全体が読みだされる迄続けられる
。第２図において、この事象シーケンスを図示した信号
の間に示した関係によって推量的に示されている。φ４
□及びφ４□信号は２相レジスタに付いて公知の態様で
垂直シフトレジスタ６８を駆動する。パルス７８及び８
０は、パルス又は電荷バケツ１〜を］個のレジスタ段か
ら次へ移動させるのに必要な２個のパルスを表している
。これらのパルス７８及び８Ｏは、第１奇数アドレス線
１８を帯電させる為に、垂直シフ１へレジスタ６８内の
単一パルス又は電荷バケットを第ルジスタ段内へ転送す
るものと考えることが可能である。

第１奇数アドレス線１８が１〜ランジスタ１４の如きス
イッチング１〜ランジスタのタイプに対して適宜の電荷
極性で帯電されると、スイッチングトランジスタ１４，
８２．８４はターンオンする。

Ｎチャンネル技術に対して、アドレス線上の正の電荷は
正に帯電した線に接続されている各画素内の１〜ランジ
スタをターンオンさせる。第１アドレス線１８のスイッ
チング１−ランジスタがターンオンすると、関連する画
素内の各ダイオード接合容量内にストアされる電荷はビ
デオ信号線１６，４０．４６の関連する１つの中に転送
される。即ち、ダイオ−１く１２の接続容量の中にスト
アされる電荷はビデオ信号線１６内に転送され且つアド
レス線１８に関連する他の画素に対してもそうである。

ビデオ信壮線１６，４０．４６上の信号は黒白ビデオ出
力線４１へ接続されねばならない。これは、クロック信
号φ□□及びφ１２によって駆動される水平シフ１−レ
ジスタ４４の影響下で順次発生する。これらのクロック
信号は第２図中の矩形領域８６内の多数の垂直線で表さ
れている。これらの線は、シフ１−レジスタ４４がらの
各々の出力線５２．５４等に対する２個のクロックパル
スφ１．及びφ□２を表している。シフ１−レジスタ４
４内の単一パルス又は電荷パケットが出方線５２と関連
するレジスタ段内にストアされると、１〜ランジスタ４
６はターンオンし且つビデオ信号線１６はビデオ出力線
４１へ接続される。次いて、ビデオ出力信号は、トラン
ジスタ１４及びダイオード１２からなる画素に入射した
光強度を表すビデオ出力から読み取ることが可能である
。１サイクルの後、水平シフトレジスタ４４が１−ラン
ジスタ４８をターンオンさせ、従ってトランジスタ４６
がターンオンする。その時に、１−ランジスタ８２とダ
イオード８８とから構成さＩｂる画素がらのビデオ信号
はビデオ信号線４ｏ及び１ヘランジスタ４８を介してビ
デオ出力線４１へ接続される。■サイクルの後、水平シ
フトレジスタ４４はトランジスタ５０をターンオンし且
つトランジスタ４８をターンオフして、その際に１〜ラ
ンジスタ８４とダイオード９０とから溝底される画素を
ビデオ出力線４１へ接続させる。

７１−レス線１８に接続されている第１奇数行内の全て
の画素を読み取った後、時間ｔ２で示した如く、クロッ
クパルス９２及び９４が信号φ３□及びφ３□内に発生
する。これらのパルスは垂直シフ１−レジスタ７２内の
単一パルス又は電荷パケットの第１転送を表す。これら
の２つのパルスは、第１偶数アドレス線３６と関連する
シフトレジスタ７２内のレジスタ段内に電荷パケットを
転送させる。従って、全てのアドレス線３６に接続され
ているスイッチングトランジスタはターンオンされる。

次いで、水平シフトレジスタ４４は、ビデオ信号線３８
．４４．４８に夫々接続されているトランジスタ４７．
４９．５１を順次ターンオンすることによってアドレス
線３６に接続されている画素からの全ての信号を掃引す
る。この信号をクロック出力させるプロセスは、個別的
なりロックパルスφ、□及びφ１゜を表す第２図中の矩
形領域９６の内側の垂直線で表されている。このパター
ンはアレイ内の全ての行に対して繰り返される。

第３図は単色操作用のインターレースした読取モードを
表している。この場合も、水平シフ１〜レジスタ５６は
スイッチ７４及び７６によって不活性化される。インタ
ーレースモードにおいて、最初に、１フイールドに対し
て全ての奇数行が読み取られ、且つ吹いて次のフィール
ドに対して全ての偶数行が読み取られる。これは、φ４
□及びφ４□クロックパルスが垂直シフトレジスタ６８
に接続されている奇数アドレス線の各々を活性化させる
迄φ３１及びφ３２内に何等パルスが存在しないことに
よって第３図中に示されている。第１フイールドは時間
ｔ１とｔ２との間で読み取られる。次のフィールド読取
は時間ｔ２の後信号φ３、及びφ、２内にパルス９８及
び９９が発生すると開始する。

第４図は擬似インターレース単色操作を表している。擬
似インタレース動作モードにおいては、計数及び偶数行
は対として同時的に読み取られる。

これは、φ２．及びφ３□信号内のパルスの同時発生及
びψ、１２及びψ、２信号内のパルスの同時発生によっ
て第１Ｊ　１ｇｌ中に表されている。パルス１０１及び
１０３の同時発生は、第１奇数アドレス線１８及び第１
偶数アドレス線３６を同時的に帯電させ、これら２本の
行に接続されている全てのスイッチシタ１−ランシスタ
をターンオンさせる。次いで、矩形領域１０／ｌ内の垂
直線によって表されるφ１１及びψ□２パルスは、ビデ
オ出力線４１及び４２」二の個々の画素信号を掃引する
。７１〜レス線１８に接続されている奇数画素はビデオ
出方線４１上を掃引され、一方ア（−レス線３６に接続
されているイ、す計数画素は同時的にビデ゛オ出カ線４
２上を掃引さオし　ろ　。

第５図は、非インターレースカラー動作モードを示した
タイミング線図である。このモードでは、水平シフトレ
ジスタ４４は、スイッチ７４及び７６によって表される
回路と同様なスイッチ１０６及び１０８によって表され
る回路の動作によって不活性化される。従って、ビデオ
出力線５７−５９が活性化される。カラーモードでは、
３個の画素が１個の複合画素として纏められ、この３個
組内の各々の画素は複合ビデオにおける３原色カラー信
号の１つを発生する。非インターレースモートでは、全
ての行が読み取られる迄、各行が奇数−偶数−奇数のシ
ーケンスで読み取られる。

複合カラー画素の各行に対して偶数及び奇数行アドレス
線の両方を同時的に活性化させることによって非インタ
ーレースカラー読取が発生する。

第１図において、このことは、カラー複合画素の第１行
は行アドレス線１８と３６の両方を同時的に読み取るこ
とを意味する。このことは、第５図中において、行アド
レス線１８を活性化させるパルス１１０及び１１２と、
行アドレス線３６を活性化する同時的なパルス１１４及
び１１６とによって表さオシている。第５図中の信号ψ
２．及びφ２□を表す領域１１８内の垂直線は、出方線
６ｏ及び６４と関連するスイッチングトランジスタを活
４１化させる水平シフ１−レジスタ５６からの個々のバ
ルスを表している。線６０を活性化させるパルスか１−
ランジスタロ　Ｌ　−６３をターンオンさせて、ビデオ
信号線１．６，３８，４．０を夫々ビデオ出力線５７−
５９へ接続させる。このアレイ内の全てのビデオ信号線
をビデオ出力線５７−５９へ接続させるプロセスは、ア
レイ内の全てのビデオ信号線が夫々のカラービデオ出力
線５７−５９へ接続される迄パルス１１２及び１１６の
期間中継続する。

φ４１及びφ４．信号内のパルス１２０及び１２２とパ
ルス１２４及び１２６とが同時的に活性状態であると、
次の行の複合カラー画素が読み取られ、その際に次の対
の行アドレス線６９及び１２８を活性化させる。この場
合も、φ２１及びφ２□信号の領域１３０によって表さ
れるパルスは、線１６゜３８．４０のトリオから開始し
て、アレイ内のビデオ（ｉ号線の１−リオの各々をカラ
ービデオ出力線５７−５９へ接続させる。このプロセス
は、全ての画素が読み取られる迄継続される。

第６図は、本発明の擬似インターレースカラー動作モー
ドのタイミング′線図である。この動作モードにおいて
は、水平シフトレジスタ４４はスイッチ１０６及び１０
８によって表される回路の動作によって不活性化される
。従って、カラー出力線５７−５９は活性化され、且つ
第５図に関連して説明したのと同様の態様でビデオ信号
線の１ヘリオへ接続される。第５図及び第６図の間の操
作」二の差異は、第５図の場合には、各フィール１−の
１０１間中、複合カラー画素の各行に苅する両方の行ア
ドレス線か同時的に活性化され、−力筒６図の場合には
、１つ置きのフィールドにおいて、行７１−レス活性化
信号の一方がパルスの対構成か１つおきのフィールドで
異なる様にＩ　３０１間だけ他方のものに対して遅れる
。即ち、第６図内の第１フイールドはｔｌからｔ２へ延
在しており、第２フイールドはｔ４で開始している。第
１フイールドにおいて、信号φ４□及びφ３□内のパル
ス１３２及び１３４の同時的発生及び信号φ４゜及びφ
３□内のパルス１３６及び１３８の同時的発生は夫々こ
の第１フイールドにおいて、行アドレス線１８及び３６
が対とじ付勢さｈることを表している。φ４１及びφ３
１内のパルス１４０及び１４２とφ４□及びφ３□内の
パルス１４４及び１４６の同時的発生は、次の行の複合
カラー画素の読取に対して、行アドレス線６９及び１２
８が対として同時的に活性化されることを表している。

然し乍ら、第２フイールドにおいて、信号φ３□及びφ
３□内のパルスは信号φ４□及びφ４２内のパルスから
１サイクルだけ異なっている。即ち、時間し、における
パルス１４８は時間ｔ３において信号φ３１内に同時的
に対応するものを持っていない。

同様に、φ、２内のパルス１５０は信号φ３□内に対応
するものを持っていない。然し乍ら、時間ｔ４において
、第２フイールドの読取が開始する。この読取の期間中
、パルス１５２と１５４の同時的発生及びパルス１５６
と１５８の同時的発生は、同時的な行アドレス線活性化
の異なった対構成が発生していることを表している。例
えば、パルス１５２　、１５４　、１５６　、１５８は
同時的に行アドレス線６９及び３６を活性化させる。こ
れは。

第１フイールドにおける第１対とは異なった対の行アド
レス線である。この新しい対イ１４成は、これらのアド
レス線に接続されている行内の画素が線５７−５９上に
現れる第２フイール１〜のビデオ信号内の第１行の複合
カラー画素として読み取らせる。この動作モードにおけ
る水＼）ｌシフ１〜レジスタ５６の動作は第５図に関し
て説明したものと同しである。

垂直シフトレジスタ６８及び７２を駆動する信号φ４□
、φ４２．φ３□、φ３□及び水平シフトレジスタ４４
及び５６をＩ駆動する信号φ００．φ、２．φ２．。

φ２□は従来のタロツク論理１６０によって発生される
。このクロック論理１６０の構成は本発明にとって臨界
的ではなく、第２図乃至第６図に示した信号を供給する
任意の構成のものは本発明の１−１的にとって充分であ
る。クロック論理１６０によって発生される信号パター
ン及びそ４しらの関係は任意の従来の手段で設定するこ
とが可能であり、例えばクロック論理へ外部信号を供給
して内部ラッチヲセリトン所望のモードを画定すること
がＩＩｆ能である。一方、このことは、ダイ上の冗長な
回路を挿入させることによって集積化メモリ内の欠陥回
路を置換させる技術に類似した技術によってレーザを使
用して製造中にクロック論理１６０内のヒユーズを焼切
することによって行なうことが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第［図は本発明のＭＯ８画像処理装置の構成を示した概
略図、第２図は非インターレース単色動作モートのタイ
ミンク線図、第３図はインターレース中１色動作のタイ
ミング線図、第４図は擬似インターレース単色動作モー
ドのタイミング線図、第５図は非インタレースカラー動
作モードのタイミンク線図、第６図は擬似カラー動作モ
ードのタイミンク線図、である。 （符号の説明） １０：画素要素 １２　：　Ｉ）　Ｎダイオード １４：ＭＯ８ｌヘランジスタ １６二列ビデオ信号線 １８二行アドレス線 ４．４，５６：水平シフ１−レジスタ ６８．７２：正直シフ１ヘレジスタ 特許出願人　フェアチアイルド　カメラアンド　インス
トルメン１− コーポレーション 代理人　小　橋　−男 同　小　橋　正　明 ＦＩＧ　＋ 非イ〉η−し−ス、乳白 ＦＩＧ　４

Claims (1)

1. 【特許請求の範囲】 １、単色及びカラー出力と画素の行及び列からなるアレ
   イとを具備した画像処理装置において、選定時間に前記
   行の選択したものを活性化させる第１アドレス回路と、
   選定時間に前記行の選択したものを活性化させる第２ア
   ドレス回路と、前記列を前記単色又は前記カラー出力へ
   選択して順次接続させる手段とを有することを特徴とす
   る装置。 ２、特許請求の範囲第１項において、前記アレイは複数
   個の画素で構成されており、各画素はアノードをＭＯＳ
   トランジスタのチャンネル領域を介して複数個のビデオ
   信号線の選択された１本へ接続したＰＮ接合ホトダイオ
   ードで構成されており、前記複数個のビデオ信号線の各
   々は前記アレイの１個の列内の全ての画素へ接続されて
   おり、画素の各行内の前記各トランジスタはそのゲー１
   −をその行に対するアドレス線へ接続されていることを
   特徴とする装置。 ３、特許請求の範囲第２項において、前記第１アドレス
   回路は前記アレイ内の１つおきのアドレス線に接続され
   ていることを特徴とする装置。 ４、特許請求の範囲第３項において、前記第２アドレス
   回路は前記第１アドレス回路へ接続されていない前記ア
   ドレス線の他方のものへ接続されていることを特徴とす
   る装置。 ５、特許請求の範囲第３項又は第４項において、前記第
   １アドレス回路は２相シフ１−レジスタであることを特
   徴とする装置。 ６、特許請求の範囲第４項において、前記第２アドレス
   回路は２相シフトレジスタであることを特徴とする装置
   。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
   において、前記順次接続させる手段が、それを介して信
   号が伝播すると順次活性化される複数個の出力を持って
   いる水平シフトレジスタと、前記水平シフトレジスタ出
   力へ接続したゲートを具備する複数個のＭＯ８Ｉ−ラン
   ジスタとを有しており、前記トランジスタの第１グルー
   プは前記ビデオ信号線の選択されたものを前記単色出力
   へ接続させ且つ前記トランジスタの第２グループは前記
   ビデオ信号線の選択したものを前記カラー出力へ接続さ
   せることを特徴とする装置。 ８、特許請求の範囲第７項において、前記第１グループ
   のトランジスタは複数個のトランジスタ対を有しており
   、各対はそれらのゲートを前記水平シフ１〜レジスタの
   出力の１つへ接続されており、且つ各対の各トランジス
   タは単色出力を前記ビデオ信号線の異なった１つへ接続
   させることを特徴とする装置。 ９、特許請求の範囲第７項又は第８項において、前記第
   ２グループのトランジスタは複数個の１−リオのトラン
   ジスタを有しており、各トリオにおいて、各１ヘランジ
   スタのゲー１〜は前記水平シフトレジスタの出力の１つ
   へ接続されており、各対の各１ヘランジスタはカラー出
   力を前記ビデオ信号線の異なった１つへ接続させること
   を特徴とする装置。 １０、奇数及び偶数行アドレス線を具備すると共に各画
   素に接続された列信号線を具備するビデオ面画像処理装
   置における画素のアレイからビデオ信号データを読み取
   る方法において、前記列信号線の対を一対の単色出力へ
   順次接続させ、前記列信号線の１〜リオをカラー出力の
   １ヘリオへ順次接続させることを防止する、上記各工程
   を有することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記アレイ内
   の各行アドレス線を順次活性化させる工程を有すること
   を特徴とする方法。 １２、特許請求の範囲第１１項において、各行アドレス
   線が順次活性化される様に２個のシフ１へレジスタが前
   記アレイ内の行アドレス線の半分を順次活性化させるこ
   とを特徴とする方法。 １３、特許請求の範囲第１Ｏ項乃至第１２項の内の何れ
   か１項において、前記行アドレス線は偶数及び奇数行ア
   ドレス線に分割されており且つ偶数−奇数一偶数一奇数
   の態様にインターレースされており、全ての偶数行アド
   レス線が最初に活性化され次いで全ての奇数行アドレス
   線が活性化されることを特徴とする方法。 １４、特許請求の範囲第１３項において、２個のシフト
   レジスタが前記行アドレス線を活性化させ、一方のシフ
   トレジスタが最初に全ての奇数行アドレス線を活性化し
   次いで他方のシフ１−レジスタが全ての音数行アドレス
   線を活性化することを特徴とする方法。 １５、特許請求の範囲第１０項において、前記偶数及び
   奇数アドレス線が同時的に、順次に活性化されることを
   特徴とする方法。 １６、特許請求の範囲第１５項において、２個のシフト
   レジスタが前記偶数及び奇数行アドレス線の各々を同時
   的に、順次に活性化させることを特徴とする方法。 １７、奇数及び偶数行アドレス線を具備すると共に各画
   素に接続した列信号線を具備するビデオ面画像処理装置
   内の画素のアレイがらビデオ信号データを読み取る方法
   において、前記列信号線のｊハ択した１ヘリオをカラー
   出カの１〜リオへ順次接続させ、前記列信号線の対を一
   対の単色出力へ順次接続させることを防止する、上記各
   ］二程を有することを特徴とする方法。 １８、特許請求の範囲第１７項において、全ての偶数及
   び奇数行アドレス線が活性化される迄前記奇数及び偶数
   行アドレス線の両方を同時的に対で順次活性化させる工
   程を有することを特徴とする方法。