JPS60172817A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60172817A JPS60172817A JP59027325A JP2732584A JPS60172817A JP S60172817 A JPS60172817 A JP S60172817A JP 59027325 A JP59027325 A JP 59027325A JP 2732584 A JP2732584 A JP 2732584A JP S60172817 A JPS60172817 A JP S60172817A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistor
- input
- pull
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体集積回路装置に関し、特にプルアップ
回路またはプルダウン回路を有する入力回路を備え、入
力信号のしきい値レベルが該プルアップ回路またはプル
ダウン回路の電気的特性の影響を受けないようにした半
導体集積回路装置に関する。
回路またはプルダウン回路を有する入力回路を備え、入
力信号のしきい値レベルが該プルアップ回路またはプル
ダウン回路の電気的特性の影響を受けないようにした半
導体集積回路装置に関する。
（技術の背景）
一般に、半導体集積回路装置（以下単にＩＣ装置と称す
る）の入力回路においては例えば入力端子が開放状態と
なった場合に内部回路に所定レベルの電圧を与える等の
目的でプルアップ回路またはプルダウン回路が設けられ
ている。このような入力回路にはさらに静電気等に対し
て回路を保護するための保持回路が設けられている。入
力回路に付加されたこわらの付属回路はＩＣ装置の内部
回路の本来の動作には不必要なものが多く、シたがって
これらの付属回路がＩＣ装置の内部回路の本来の動作に
影響を及はさないようにすると共にＩＣ装置の集ｎ！度
を低下させることがないようにすることが必要とされる
。
る）の入力回路においては例えば入力端子が開放状態と
なった場合に内部回路に所定レベルの電圧を与える等の
目的でプルアップ回路またはプルダウン回路が設けられ
ている。このような入力回路にはさらに静電気等に対し
て回路を保護するための保持回路が設けられている。入
力回路に付加されたこわらの付属回路はＩＣ装置の内部
回路の本来の動作には不必要なものが多く、シたがって
これらの付属回路がＩＣ装置の内部回路の本来の動作に
影響を及はさないようにすると共にＩＣ装置の集ｎ！度
を低下させることがないようにすることが必要とされる
。
（従来技術と問題点）
第１図は、従来形のＩＣ装置に用いられている入力回路
を示す。同図において、Ｑｌは内部回路の入力トランジ
スタであり、ｒは入力保護抵抗、ＲＵ入カトランジスタ
Ｑｌのゲートａ （！： 電源Ｖｃｃとの間に接続され
たプルアップ抵抗である。また、ＡはＩＣ装置の入力端
子である。なお、プルアップ抵抗Ｒは例えば入力トラン
ジスタＱｌと同様のＭＩＳトランジスタによって構成さ
れる。
を示す。同図において、Ｑｌは内部回路の入力トランジ
スタであり、ｒは入力保護抵抗、ＲＵ入カトランジスタ
Ｑｌのゲートａ （！： 電源Ｖｃｃとの間に接続され
たプルアップ抵抗である。また、ＡはＩＣ装置の入力端
子である。なお、プルアップ抵抗Ｒは例えば入力トラン
ジスタＱｌと同様のＭＩＳトランジスタによって構成さ
れる。
第１図の回路においては、入力保護抵抗ｒはＩＣ装置の
入力端子Ａに静電気による過電圧が印加された場合およ
び核入力端子Ａが直接接地された場合等に入力トランジ
スタＱｌおよびプルアップ抵抗Ｒ等を保護するものであ
る。捷だ、プルアップ抵抗Ｒは入力端子Ａが開放状態の
場合にＩＣ装置の内部回路に所定の論理レベルの電圧を
与え、あるいはＩＣ装置前段の回路の負荷ｉ路として作
用するものである。
入力端子Ａに静電気による過電圧が印加された場合およ
び核入力端子Ａが直接接地された場合等に入力トランジ
スタＱｌおよびプルアップ抵抗Ｒ等を保護するものであ
る。捷だ、プルアップ抵抗Ｒは入力端子Ａが開放状態の
場合にＩＣ装置の内部回路に所定の論理レベルの電圧を
与え、あるいはＩＣ装置前段の回路の負荷ｉ路として作
用するものである。
ところが、第１図の従来形の回路においては、入力端子
Ａの電圧をｖＡとすると入力トランジスタＱｌのゲート
ａの電圧Ｖａは Ｖ６ ＝ ＶＡ ＋ （Ｖｃｃ ＶＡ ）Ｒ＋ｒ となり、入力端子Ａの電圧ｖＡが電源電圧ＶＣＣよシ小
さい場合には常にゲート電圧ｖａが入力電圧■Ａ より
大きくなってしまう。そして、電圧Ｖ。
Ａの電圧をｖＡとすると入力トランジスタＱｌのゲート
ａの電圧Ｖａは Ｖ６ ＝ ＶＡ ＋ （Ｖｃｃ ＶＡ ）Ｒ＋ｒ となり、入力端子Ａの電圧ｖＡが電源電圧ＶＣＣよシ小
さい場合には常にゲート電圧ｖａが入力電圧■Ａ より
大きくなってしまう。そして、電圧Ｖ。
とＶＡとの電位差は電源電圧Ｖｅｃの値に応じて変化す
る。このため、従来形の回路においては入力しきい値電
圧が電源電圧ＶＣＣおよび各抵抗Ｒ＋ｒの値に応じて変
動しかつ入力（ｉ号が低レベルの場合における電圧マー
ジンが少なくなりいわゆるＶＩＬ特性が悪化するという
不都合があった。
る。このため、従来形の回路においては入力しきい値電
圧が電源電圧ＶＣＣおよび各抵抗Ｒ＋ｒの値に応じて変
動しかつ入力（ｉ号が低レベルの場合における電圧マー
ジンが少なくなりいわゆるＶＩＬ特性が悪化するという
不都合があった。
（発明の目的）
本発明の目的は、前述の従来形における問題点に鑑み、
ＩＣ装置の入力回路において、ＩＣ装置の入力端子と内
部回路の入力端子の間に入力保護抵抗を接続すると共に
ＩＣ装置の入力端子と電源またはグランド間に１プルア
ップ回路またはプルダウン回路を接続するという構想に
基づき、電源電圧等の影響によってＩＣ装置の入力′＠
、汗と内部回路への入力電圧との間に電位差が生じるこ
とを防止すると共に、亀諒市５圧の影響により入力しき
い値電圧が変動することを防止して雑音等による内部回
路の電圧マージンの悪化を防止することにある。
ＩＣ装置の入力回路において、ＩＣ装置の入力端子と内
部回路の入力端子の間に入力保護抵抗を接続すると共に
ＩＣ装置の入力端子と電源またはグランド間に１プルア
ップ回路またはプルダウン回路を接続するという構想に
基づき、電源電圧等の影響によってＩＣ装置の入力′＠
、汗と内部回路への入力電圧との間に電位差が生じるこ
とを防止すると共に、亀諒市５圧の影響により入力しき
い値電圧が変動することを防止して雑音等による内部回
路の電圧マージンの悪化を防止することにある。
（発明の構成）
そしてこの目的は、本発明によれば、入力端子と入力ト
ランジスタの１ざ号入力用電極との間に接続された第１
の抵抗回路、および該入力端子と電源間に接続さｉまた
プルアップ用またげプルダウン用の第２の抵抗回路を有
する入力回路を半導体チップ内に具備する半導体集積回
路装置を提供することによって達成される。
ランジスタの１ざ号入力用電極との間に接続された第１
の抵抗回路、および該入力端子と電源間に接続さｉまた
プルアップ用またげプルダウン用の第２の抵抗回路を有
する入力回路を半導体チップ内に具備する半導体集積回
路装置を提供することによって達成される。
（発明の実施例）
以下、ＩＩＺ１面により本発明の詳細な説明する。
第２図は、本発明の１実施例に係わるＩＣ装「イに用い
られている入力回路を示す。同図の入力回路においては
、内部回路の入力トランジスタＱ１のゲートａとＩＣ装
置の入力端子Ａとの間に入力保護抵抗ｒが接続されてい
る点は第１図の回路と同じである。第２図の回路が第１
図の回路と異なる点は、プルアップ抵抗が例えばＭＩＳ
トランジスタによって構成される抵抗Ｒとこの抵抗Ｒに
直列接続された保瞳抵抗ｒ′とによって構成されており
、しかもこのようなプルアップ抵抗はトランジスタＱｌ
のゲートａではなくＩＣ装置の入力端子Ａと電源■ｃｃ
との間に接続さハている点である。ここで、抵抗ｒ′は
ＭＩＳ）ランジスタ等によって構成される抵抗Ｒを保護
するための抵抗であシ、その抵抗値は例えば入力保護抵
抗ｒと同じ値にされる。
られている入力回路を示す。同図の入力回路においては
、内部回路の入力トランジスタＱ１のゲートａとＩＣ装
置の入力端子Ａとの間に入力保護抵抗ｒが接続されてい
る点は第１図の回路と同じである。第２図の回路が第１
図の回路と異なる点は、プルアップ抵抗が例えばＭＩＳ
トランジスタによって構成される抵抗Ｒとこの抵抗Ｒに
直列接続された保瞳抵抗ｒ′とによって構成されており
、しかもこのようなプルアップ抵抗はトランジスタＱｌ
のゲートａではなくＩＣ装置の入力端子Ａと電源■ｃｃ
との間に接続さハている点である。ここで、抵抗ｒ′は
ＭＩＳ）ランジスタ等によって構成される抵抗Ｒを保護
するための抵抗であシ、その抵抗値は例えば入力保護抵
抗ｒと同じ値にされる。
第２図の回路においては、ＩＣ装置の入力端千人に例え
ば静電気による過電圧が印加された場合にはプルアップ
抵抗Ｒおよび各保ａφ抵抗ｒ’＋ｒによって入力トラン
ジスタロ１等が保めされ、入力端子Ａが例えばグランド
に短絡された場合には抵抗ｒ′によって抵抗Ｒの破壊が
防止される。
ば静電気による過電圧が印加された場合にはプルアップ
抵抗Ｒおよび各保ａφ抵抗ｒ’＋ｒによって入力トラン
ジスタロ１等が保めされ、入力端子Ａが例えばグランド
に短絡された場合には抵抗ｒ′によって抵抗Ｒの破壊が
防止される。
そして、第２図の回路においては、通常動作時等にＩＣ
装置の入力端子Ａの電位■＾と入力トランジスタＱ１の
ゲー）ａの電位ｖａとが當に同一となり、電源Ｖｃｃの
変動および各抵抗Ｒ，ｒ’、ｒの大きさ等によってトラ
ンジスタＱｌのゲート電圧ｖａが影響を受けることはな
い。
装置の入力端子Ａの電位■＾と入力トランジスタＱ１の
ゲー）ａの電位ｖａとが當に同一となり、電源Ｖｃｃの
変動および各抵抗Ｒ，ｒ’、ｒの大きさ等によってトラ
ンジスタＱｌのゲート電圧ｖａが影響を受けることはな
い。
第３図は、本発明の他の実施例に係わるＩＣ装置に用い
られている入力回路の構成を示す。同図の回路において
は、第２図の回路におけるプルアップ抵抗Ｒおよびｒ′
がプルダウン抵抗として用いられている。すなわち、第
３図の回路においては、ＭＩＳトランジスタ等によって
構成される抵抗Ｒとこの抵抗Ｒを保護するための抵抗ｒ
′との直列回路がプルダウン抵抗として入力端子Ａとグ
ランド間に接続されている。その他の部分は第２図の回
路と同じであシ同−参照符号で示されている。
られている入力回路の構成を示す。同図の回路において
は、第２図の回路におけるプルアップ抵抗Ｒおよびｒ′
がプルダウン抵抗として用いられている。すなわち、第
３図の回路においては、ＭＩＳトランジスタ等によって
構成される抵抗Ｒとこの抵抗Ｒを保護するための抵抗ｒ
′との直列回路がプルダウン抵抗として入力端子Ａとグ
ランド間に接続されている。その他の部分は第２図の回
路と同じであシ同−参照符号で示されている。
第３図の回路においても、第２図の回路と同様に抵抗ｒ
およびｒ′によって入力端子Ａに静電気等による過電圧
等が印加された場合および入力端子Ａが例−えは電源Ｖ
ｃｃと短絡された場合等にも入力トランジスタＱｌおよ
び抵抗Ｒの破壊が防止される。そして、第３図の回路に
おいても入力保護抵抗ｒとプルダウン回路における保護
抵抗ｒ′の抵抗値は例えば同じ値とされる。なお、第３
図の回路においても入力端子Ａの電位Ｖ＾と入力トラン
ジスタＱｌのゲー）ａの電位Ｖ、とが電源Ｖｃｃあるい
は各抵抗Ｒ＋ｒ’＋ｒの値等の影響を受けることなく等
し゛くなることは明らかである。
およびｒ′によって入力端子Ａに静電気等による過電圧
等が印加された場合および入力端子Ａが例−えは電源Ｖ
ｃｃと短絡された場合等にも入力トランジスタＱｌおよ
び抵抗Ｒの破壊が防止される。そして、第３図の回路に
おいても入力保護抵抗ｒとプルダウン回路における保護
抵抗ｒ′の抵抗値は例えば同じ値とされる。なお、第３
図の回路においても入力端子Ａの電位Ｖ＾と入力トラン
ジスタＱｌのゲー）ａの電位Ｖ、とが電源Ｖｃｃあるい
は各抵抗Ｒ＋ｒ’＋ｒの値等の影響を受けることなく等
し゛くなることは明らかである。
第４図は、第２図または第３図の入力回路の半導体チッ
プ上における構造を示す。同図において、１は入力端子
Ａのポンディングパッドでちゃ、例えばアルミニウム等
の導電層によって形成されている。２および３は、それ
ぞれ入力保護抵抗ｒお↓、びプルアップ回路またはプル
ダウン回路の保護抵抗ｒ′を形成する例えばＮ＋型の拡
＃層であシ、該拡散層は図示しない例えばＰ型の半導体
基板上に形成されている。４はボンディングパット１と
各抵抗２および３を形成するＮ＋型型数散層を電気的に
結合するためのメタルコンタクトホールである。また、
５および６はそれぞれ各抵抗２および３とメタルコンタ
クトホール７および８によって電気的に接続さＪまたア
ルミ配線層である。
プ上における構造を示す。同図において、１は入力端子
Ａのポンディングパッドでちゃ、例えばアルミニウム等
の導電層によって形成されている。２および３は、それ
ぞれ入力保護抵抗ｒお↓、びプルアップ回路またはプル
ダウン回路の保護抵抗ｒ′を形成する例えばＮ＋型の拡
＃層であシ、該拡散層は図示しない例えばＰ型の半導体
基板上に形成されている。４はボンディングパット１と
各抵抗２および３を形成するＮ＋型型数散層を電気的に
結合するためのメタルコンタクトホールである。また、
５および６はそれぞれ各抵抗２および３とメタルコンタ
クトホール７および８によって電気的に接続さＪまたア
ルミ配線層である。
第４図の構造においては、各Ｎ＋型型数散層および３が
ポンディングパッドｌをはさみ互いに隣接することなく
配置されているので、各拡散層２および３の抵抗値ｒお
よびｒ′の値が大幅に異なる等の理由により各拡散層２
および３の電位分布が大幅に異なる場合等にも放電等の
現象によって静電気耐量が低下することが少ない。
ポンディングパッドｌをはさみ互いに隣接することなく
配置されているので、各拡散層２および３の抵抗値ｒお
よびｒ′の値が大幅に異なる等の理由により各拡散層２
および３の電位分布が大幅に異なる場合等にも放電等の
現象によって静電気耐量が低下することが少ない。
第５図は、第２図または第３図の入力回路の半導体チッ
プ上における構造の他の例を示す。同図において、１１
はポンディングパッドでありアルミニウム等の導電層に
よって形成されている。
プ上における構造の他の例を示す。同図において、１１
はポンディングパッドでありアルミニウム等の導電層に
よって形成されている。
１ ９ ＋−Ｆ ｎ： １ Ｑ Ｍ２−ｈ Ｊ’−ｈ
λ−ガ伐’、 ｔｌ＆ ％ ＃■、藝↑ｒドブルアツブ
回路またはプルダウン回路の保護抵抗ｒ′を形成するＮ
＋型型数散層あり、これらは例えＨｐ型半導体基板上に
形成されている。１４はボンデインクバッド１１と各Ｎ
＋型型数散層２および１３の一端と金電気的に接続する
ためのメタルコンタクトホールである。１９はプルアッ
プ抵抗またはプルダウン抵抗Ｒを形成するためのＭＩＳ
トランジスタである。このＭＩＳ）ランジスタ１９は、
Ｎ＋型型数散層２０よび２１をそれぞれドレインおよび
ソースとしこれらの各Ｎ＋型型数散層０および２１の間
のチャンネル領域上に図示しない絶縁膜を介して形成さ
れた多結晶シリコン層２２をゲートとして形成されてい
る。そして、ＭＩＳ）ランジスタ１９の多結晶シリコン
層２２すなわちゲートとＮ＋型型数散層２１なわちソー
スとは、アルミ配線層１６によってプルアップ回路また
はプルダウン回路の保護抵抗を形成する耐量拡散層１３
と互いに接続されている。なお、１８．２３．２４はこ
のような接続を行なうためのメタルコンタクトホールで
ある。なお、ＭＩＳトランジスタ１９のドレインを構成
するＮ＋型型数散層２０他のメタルコンタクトホール２
５を介して電源線またはグランド線を構成するアルミ配
線層２６と接続されている。
λ−ガ伐’、 ｔｌ＆ ％ ＃■、藝↑ｒドブルアツブ
回路またはプルダウン回路の保護抵抗ｒ′を形成するＮ
＋型型数散層あり、これらは例えＨｐ型半導体基板上に
形成されている。１４はボンデインクバッド１１と各Ｎ
＋型型数散層２および１３の一端と金電気的に接続する
ためのメタルコンタクトホールである。１９はプルアッ
プ抵抗またはプルダウン抵抗Ｒを形成するためのＭＩＳ
トランジスタである。このＭＩＳ）ランジスタ１９は、
Ｎ＋型型数散層２０よび２１をそれぞれドレインおよび
ソースとしこれらの各Ｎ＋型型数散層０および２１の間
のチャンネル領域上に図示しない絶縁膜を介して形成さ
れた多結晶シリコン層２２をゲートとして形成されてい
る。そして、ＭＩＳ）ランジスタ１９の多結晶シリコン
層２２すなわちゲートとＮ＋型型数散層２１なわちソー
スとは、アルミ配線層１６によってプルアップ回路また
はプルダウン回路の保護抵抗を形成する耐量拡散層１３
と互いに接続されている。なお、１８．２３．２４はこ
のような接続を行なうためのメタルコンタクトホールで
ある。なお、ＭＩＳトランジスタ１９のドレインを構成
するＮ＋型型数散層２０他のメタルコンタクトホール２
５を介して電源線またはグランド線を構成するアルミ配
線層２６と接続されている。
２７は、ＩＣ装置の内部回路の入力トランジスタであり
、Ｎ＋型型数散層２８よび２９をそれぞれソースおよび
ドレインとし、これらの各Ｎ＋型型数散層８および２９
の間のチャンネル領域上に図示しない絶縁膜を介して形
成さねた多結晶シリコン層３０をゲートとして形成され
ている。そして、該多結晶シリコン層３０すなわちゲー
トは人力保護抵抗を形成するＮ＋型型数散層１２アルミ
配線層１５およびメタルコンタクトホール１７゜３１に
よって接続されてｂる。捷た、Ｎ＋型拡融Ｊ蛤２８すな
わちソースはグランド線を形成するアルミ配線層３２と
メタルコンタクトホール３３によって接続されている。
、Ｎ＋型型数散層２８よび２９をそれぞれソースおよび
ドレインとし、これらの各Ｎ＋型型数散層８および２９
の間のチャンネル領域上に図示しない絶縁膜を介して形
成さねた多結晶シリコン層３０をゲートとして形成され
ている。そして、該多結晶シリコン層３０すなわちゲー
トは人力保護抵抗を形成するＮ＋型型数散層１２アルミ
配線層１５およびメタルコンタクトホール１７゜３１に
よって接続されてｂる。捷た、Ｎ＋型拡融Ｊ蛤２８すな
わちソースはグランド線を形成するアルミ配線層３２と
メタルコンタクトホール３３によって接続されている。
第５図の構造においては、２つの保護抵抗を形成する各
々のＮ＋型型数散層１２よび１３のパターン形状をほぼ
同じにし抵抗値がほぼ等しくなるようにすることによっ
て各拡散層１２および１３上の電位分布を等しくし、も
ってこれらの２つの拡散層１２および１３を近接して配
置することを川口ｒにしている。すなわち、各拡散層１
２および１３の電位分布をほぼ等しくすることによりあ
るいは各拡散層１２および１３の隣り合う部分の電位差
を小さくするととｋより、これらの拡散層１２および１
３を近接して配置することを可能にし、入力回路の半導
体チップ上における占有面積をよシ少なくすることがで
きるようになる。
々のＮ＋型型数散層１２よび１３のパターン形状をほぼ
同じにし抵抗値がほぼ等しくなるようにすることによっ
て各拡散層１２および１３上の電位分布を等しくし、も
ってこれらの２つの拡散層１２および１３を近接して配
置することを川口ｒにしている。すなわち、各拡散層１
２および１３の電位分布をほぼ等しくすることによりあ
るいは各拡散層１２および１３の隣り合う部分の電位差
を小さくするととｋより、これらの拡散層１２および１
３を近接して配置することを可能にし、入力回路の半導
体チップ上における占有面積をよシ少なくすることがで
きるようになる。
すなわち、第４図の構造を有する入力回路を複数個半導
体チップ上に配置する場合には、第６図に示すように、
名人力回路間に所定の距離りをとることにより隣接する
Ｎ＋型型数散層２よび３の間の静電気耐湯を所定値以上
に保つ必要がある。
体チップ上に配置する場合には、第６図に示すように、
名人力回路間に所定の距離りをとることにより隣接する
Ｎ＋型型数散層２よび３の間の静電気耐湯を所定値以上
に保つ必要がある。
これに対して、第５図の構造を用いた場合には、第７図
に示すように、隣接する入力回路のＮ＋型型数散層１２
よび１３の間の距離を所定値り以上に保てばよいから各
入力回路をより近接して配置することが可能であシ、半
導体チップ上の領域を有効に利用しかつＩＣ装置の集積
度をより高めることが可能になる。
に示すように、隣接する入力回路のＮ＋型型数散層１２
よび１３の間の距離を所定値り以上に保てばよいから各
入力回路をより近接して配置することが可能であシ、半
導体チップ上の領域を有効に利用しかつＩＣ装置の集積
度をより高めることが可能になる。
（発明の効果）
このように、本発明によれば、入力回路のプルアップ抵
抗またはプルダウン抵抗をＩＣ装置の入力端子と電源ま
たはグランド間に接続するようにしたから、ＩＣ装置の
入力端子に印加される信号のレベルが人力保護抵抗、プ
ルアップ回路および電源電圧等によって変動することが
なくなりＩＣ装置の入力電圧マージンの低下が防止され
る。また、プルアップ回路またはプルダウン回路に保囮
抵抗を挿入し、との保吸抵抗の抵抗値を入力端子と内部
回路の入力端子との間に挿入された人力保護抵抗の抵抗
値と等しくすることＫより、これらの各保醗抵抗を半導
体基板上に互いに近接して配置することが可能になシＩ
Ｃ！装置の集積度を向上させることができる。
抗またはプルダウン抵抗をＩＣ装置の入力端子と電源ま
たはグランド間に接続するようにしたから、ＩＣ装置の
入力端子に印加される信号のレベルが人力保護抵抗、プ
ルアップ回路および電源電圧等によって変動することが
なくなりＩＣ装置の入力電圧マージンの低下が防止され
る。また、プルアップ回路またはプルダウン回路に保囮
抵抗を挿入し、との保吸抵抗の抵抗値を入力端子と内部
回路の入力端子との間に挿入された人力保護抵抗の抵抗
値と等しくすることＫより、これらの各保醗抵抗を半導
体基板上に互いに近接して配置することが可能になシＩ
Ｃ！装置の集積度を向上させることができる。
第１図は従来形のＩＣ装置に用いられている入３図はそ
ｔぞれ本発明の実施例にかかわるＩＣ装置における入力
回路を示す電気回路図、第４図および第５図は第２図お
よび第３図の回路の半導体チップ上におけるレイアウト
を示す平面図、そして第６図または第７図はそれぞれ第
４図および第５図の構造を有する入力回路等を数個配置
する場合におけるレイアウトを示す平面図である。 ９・・・入力トランジスタ、 Ｒ・・・プルアップまたはプルダウン抵抗、ｒ・・・人
力保護抵抗、 ｒ′・・・プルアップ回路またはプルダウン回路用保護
抵抗、 １．１１・・・ポンディングパッド、 ２．３１１２，１３．２０．２１，２８．２９・・・Ｎ
＋型型数散層 ４．７．８．１４．１７，１８．２３．２４゜２５．３
１．３３・・・メタルコンタクトホール、５．６．１５
．１６．２６．３２・・・アルミ配線層、 １９．２７・・・ＭＩＳ）ランジスタ、２２．３０・・
・多結晶シリコン層。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之 第２図１ 第３ ｉｌ 第６図１
ｔぞれ本発明の実施例にかかわるＩＣ装置における入力
回路を示す電気回路図、第４図および第５図は第２図お
よび第３図の回路の半導体チップ上におけるレイアウト
を示す平面図、そして第６図または第７図はそれぞれ第
４図および第５図の構造を有する入力回路等を数個配置
する場合におけるレイアウトを示す平面図である。 ９・・・入力トランジスタ、 Ｒ・・・プルアップまたはプルダウン抵抗、ｒ・・・人
力保護抵抗、 ｒ′・・・プルアップ回路またはプルダウン回路用保護
抵抗、 １．１１・・・ポンディングパッド、 ２．３１１２，１３．２０．２１，２８．２９・・・Ｎ
＋型型数散層 ４．７．８．１４．１７，１８．２３．２４゜２５．３
１．３３・・・メタルコンタクトホール、５．６．１５
．１６．２６．３２・・・アルミ配線層、 １９．２７・・・ＭＩＳ）ランジスタ、２２．３０・・
・多結晶シリコン層。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之 第２図１ 第３ ｉｌ 第６図１
Claims (1)
- 【特許請求の範囲】 １ 入力端子と入力トランジスタの信号入力用電極との
間に接続さＪまた第１の抵抗回路、および該入力端子と
電源間に接続されたプルアップ用またはプルダウン用の
第２の抵抗回路を有する入力回路を半導体チップ内に具
備する半導体集積回路装置。 ２、該第２の抵抗回路はＭＩＳ）ランジスタのドレイン
・ソース間の抵抗を利用して構成されたＭＩＳ抵抗と該
ＭＩＳ抵抗を保護するための第３の抵抗回路とを具備す
る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、該第１の抵抗回路と該第３の抵抗回路とはそれぞれ
共にほぼ同じ抵抗値を有する特許請求の範囲第２項に記
載の半導体集積回路装置。 ４、該第１の抵抗回路と該第３の抵抗回路とはそれぞれ
入力端子のポンディングパッドをはさんで配置された抵
抗体パターンによって形成された特許請求の範囲第２項
または第３項に記載の半導体集積回路装置。 ５、該第１の抵抗回路と該第３の抵抗回路とはそれぞれ
入力端子のポンディングパッドの一方の側に互に平行に
配置された抵抗体パターンによって形成された特許請求
の範囲第４項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172817A true JPS60172817A (ja) | 1985-09-06 |
| JPH0336449B2 JPH0336449B2 (ja) | 1991-05-31 |
Family
ID=12217920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027325A Granted JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139146A (ja) * | 2009-12-25 | 2011-07-14 | Aisin Aw Co Ltd | 電気回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
-
1984
- 1984-02-17 JP JP59027325A patent/JPS60172817A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139146A (ja) * | 2009-12-25 | 2011-07-14 | Aisin Aw Co Ltd | 電気回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336449B2 (ja) | 1991-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3020010B2 (ja) | ウェル抵抗を用いたｃｍｏｓ回路静電気放電保護 | |
| US4876584A (en) | Electrostatic discharge protection circuit | |
| US5394008A (en) | Semiconductor integrated circuit device | |
| US5875086A (en) | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line | |
| JPH11505374A (ja) | マクロセル・アレイのための静電気放電保護 | |
| KR0134285B1 (ko) | 반도체 장치를 전압 서지(voltage surge)로부터 보호하는 보호 회로 | |
| US6552372B2 (en) | Integrated circuit having improved ESD protection | |
| JP2636773B2 (ja) | 半導体集積回路装置 | |
| JPH09191081A (ja) | 静電気保護回路 | |
| JPH02158166A (ja) | 集積回路 | |
| US8569835B2 (en) | Semiconductor device | |
| US20040026741A1 (en) | Semiconductor integrated circuit device | |
| JP4904619B2 (ja) | 半導体装置 | |
| JPS60172817A (ja) | 半導体集積回路装置 | |
| JPS59134863A (ja) | 静電破壊防止回路 | |
| JP4457551B2 (ja) | 静電放電と過電圧に対する集積回路の保護 | |
| JP2006210926A (ja) | Ｅｓｄ保護回路を備える半導体素子 | |
| US6947268B2 (en) | ESD-protecting circuit and LSI using the same | |
| JP3063711B2 (ja) | 半導体集積回路 | |
| JPH1168038A (ja) | 半導体集積回路装置における静電破壊保護回路 | |
| JP3006627B2 (ja) | 過電圧保護回路 | |
| JP3239948B2 (ja) | 入出力保護装置 | |
| US7049698B1 (en) | Semiconductor integrated circuit having transistor with reduced resistance | |
| KR960002096B1 (ko) | 정전 방전 보호 기능을 가지는 반도체 장치 | |
| KR100527570B1 (ko) | 정전기방전 보호소자를 구비하는 반도체장치 |