JP3020010B2 - ウェル抵抗を用いたｃｍｏｓ回路静電気放電保護 - Google Patents
ウェル抵抗を用いたｃｍｏｓ回路静電気放電保護Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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Description
【発明の詳細な説明】 発明の分野 本発明は、静電気放電からCMOSトランジスタを保護す
る装置に関し、より詳細には、そうした保護を提供すべ
く外部ウェル抵抗の使用に関する。
る装置に関し、より詳細には、そうした保護を提供すべ
く外部ウェル抵抗の使用に関する。
発明の背景 従来のCMOSプロセスにおいて、トランジスタのアクテ
ィブ領域からの組み込み抵抗は、プルアップ装置及びプ
ルダウン装置を、電圧降下の一部を吸収することによっ
て保護すると共に、静電気放電（ESD）発生時に、それ
ら装置を流れ得る電流の合計量を制限する役割も果た
す。しかしながら、アクティブ領域の抵抗が小さいか、
或いは低減されてCMOS回路の周波数応答を改善するプロ
セスにおいて、アクティブ領域抵抗は、もはや、そうし
た電流制限効果を提供する機能がない。静電気放電発生
時、そうしたアクティブ装置が動作する速度に悪影響を
及ぼすことなく、該アクティブな装置を流れる電流を制
限する必要性が依然としてある。
ィブ領域からの組み込み抵抗は、プルアップ装置及びプ
ルダウン装置を、電圧降下の一部を吸収することによっ
て保護すると共に、静電気放電（ESD）発生時に、それ
ら装置を流れ得る電流の合計量を制限する役割も果た
す。しかしながら、アクティブ領域の抵抗が小さいか、
或いは低減されてCMOS回路の周波数応答を改善するプロ
セスにおいて、アクティブ領域抵抗は、もはや、そうし
た電流制限効果を提供する機能がない。静電気放電発生
時、そうしたアクティブ装置が動作する速度に悪影響を
及ぼすことなく、該アクティブな装置を流れる電流を制
限する必要性が依然としてある。
静電気放電保護回路の一例が、AT＆T Corp社の英国特
許出願GB2,281,813に開示されており、トランジスタと
ボンド・パッドとの間に介在する抵抗であり、抵抗寸法
を画成するゲート導体を用いて製造された抵抗が記載さ
れている。
許出願GB2,281,813に開示されており、トランジスタと
ボンド・パッドとの間に介在する抵抗であり、抵抗寸法
を画成するゲート導体を用いて製造された抵抗が記載さ
れている。
静電気放電保護回路の他の例が、Ohhashiの米国特許
第5,440,163号に開示されており、接地線との間、更に
は出力線との間に静電気放電保護抵抗を形成しているＮ
−チャネル型電界効果トランジスタのソース及びドレイ
ンの接触抵抗を増大することが記載されている。電気的
抵抗に関してそうした増大は、Ｐ−チャネル型トランジ
スタの静電気放電保護用に設けられていない。
第5,440,163号に開示されており、接地線との間、更に
は出力線との間に静電気放電保護抵抗を形成しているＮ
−チャネル型電界効果トランジスタのソース及びドレイ
ンの接触抵抗を増大することが記載されている。電気的
抵抗に関してそうした増大は、Ｐ−チャネル型トランジ
スタの静電気放電保護用に設けられていない。
発明の概要 本発明は、静電気放電発生時に、アクティブ装置を流
れる電流量を制限するための方法及び装置を提供する。
ウェル抵抗（well resistor）が、プルアップ・トラン
ジスタ及びプルダウン・トランジスタの対、電源、並び
に、接地等に直列に接続されて、そうした電流を制限す
る。第１ウェル抵抗は、Vcc電源線とプルアップ・トラ
ンジスタとの間に接続されて、静電気放電がVcc電源線
に落ちる際に出力へ流れる電流を制限する。第２ウェル
抵抗は、Vss接地線とプルダウン・トランジスタとの間
に接続されて、静電気放電がVss接地線に落ちる際に出
力へ流れる電流を制限する。これらウェル抵抗は、トラ
ンジスタの外部に形成されているため、トランジスタの
スイッチング速度に対して実質的に悪影響を及ぼさな
い。
れる電流量を制限するための方法及び装置を提供する。
ウェル抵抗（well resistor）が、プルアップ・トラン
ジスタ及びプルダウン・トランジスタの対、電源、並び
に、接地等に直列に接続されて、そうした電流を制限す
る。第１ウェル抵抗は、Vcc電源線とプルアップ・トラ
ンジスタとの間に接続されて、静電気放電がVcc電源線
に落ちる際に出力へ流れる電流を制限する。第２ウェル
抵抗は、Vss接地線とプルダウン・トランジスタとの間
に接続されて、静電気放電がVss接地線に落ちる際に出
力へ流れる電流を制限する。これらウェル抵抗は、トラ
ンジスタの外部に形成されているため、トランジスタの
スイッチング速度に対して実質的に悪影響を及ぼさな
い。
一好適実施例において、外部に形成されたウェル抵抗
が、CMOS出力ドライバのルアップ装置や、プルダウン装
置に直列接続している。第１抵抗が全体的な抵抗を増大
し、それによってVcc電源から出力へ流れる電流を低減
している。第２抵抗は全体的な抵抗を増大し、それによ
ってVss接地から出力へ流れるポテンシャル電流を低減
している。これら両抵抗は、高電流時に、大きな電圧降
下を提供して、トランジスタの横切って印加される電圧
を制限してもいる。こうして、Vss或いはVccの何れかに
対して生じて装置に向かう静電気放電の衝撃が制限され
る。
が、CMOS出力ドライバのルアップ装置や、プルダウン装
置に直列接続している。第１抵抗が全体的な抵抗を増大
し、それによってVcc電源から出力へ流れる電流を低減
している。第２抵抗は全体的な抵抗を増大し、それによ
ってVss接地から出力へ流れるポテンシャル電流を低減
している。これら両抵抗は、高電流時に、大きな電圧降
下を提供して、トランジスタの横切って印加される電圧
を制限してもいる。こうして、Vss或いはVccの何れかに
対して生じて装置に向かう静電気放電の衝撃が制限され
る。
更なる実施例において、プルアップ装置及びプルダウ
ン装置の内の一方のみが、静電気放電発生に関連される
可能性が最もあるVssバス或いはVccバスの何れかに依存
して外部形成されたウェル抵抗によって保護される。半
導体ダイ上のスペースが制限される場合、静電気放電発
生によっての影響を最も受け易いアクティブ領域のみの
保護は、設計者に対して、高回路密度を維持させる一方
で、増大された信頼性を提供する可能性を与える。
ン装置の内の一方のみが、静電気放電発生に関連される
可能性が最もあるVssバス或いはVccバスの何れかに依存
して外部形成されたウェル抵抗によって保護される。半
導体ダイ上のスペースが制限される場合、静電気放電発
生によっての影響を最も受け易いアクティブ領域のみの
保護は、設計者に対して、高回路密度を維持させる一方
で、増大された信頼性を提供する可能性を与える。
図面の簡単な説明 図１は、本発明のＮ−型ウェル抵抗の電気的接続を示
す概略回路図である。
す概略回路図である。
図２は、図１の回路が内部的に形成されている部分を
有する基板の簡略化された断面図である。
有する基板の簡略化された断面図である。
図３は、図１のＮ−型ウェル抵抗の代替構成を示す基
板の簡略化された断面図である。
板の簡略化された断面図である。
好適実施例の説明 以下の好適実施例の詳細な説明においては、本願の一
部を形成する添付図面が参照されるが、該図面内には、
本発明を実施し得る特定の幾つかの好適実施例が例示的
に示されている。これら実施例は充分詳細に説明され
て、当業者が本発明を実施することを可能としていると
共に、他の実施例も利用されて、構造的、論理的、並び
に電気的な各種変更が本発明の精神及び範囲から逸脱す
ることなく為され得ることがこ理解されよう。
部を形成する添付図面が参照されるが、該図面内には、
本発明を実施し得る特定の幾つかの好適実施例が例示的
に示されている。これら実施例は充分詳細に説明され
て、当業者が本発明を実施することを可能としていると
共に、他の実施例も利用されて、構造的、論理的、並び
に電気的な各種変更が本発明の精神及び範囲から逸脱す
ることなく為され得ることがこ理解されよう。
それ故に、以下の詳細な説明は、限定的な意味合いで
理解されるべきではなく、本発明の範囲は添付の請求の
範囲によってのみ定義される。
理解されるべきではなく、本発明の範囲は添付の請求の
範囲によってのみ定義される。
図面中の各種部分の番号付けは、図番に対応して数百
番や数千番が通常用いられるが、ここでは、同一構成要
素が複数図面中に示されている例外がある。信号及び接
続は、同一番号或いはラベル付けによって言及され、そ
の実際の意味合いはその前後文脈から明らかとされるべ
きである。
番や数千番が通常用いられるが、ここでは、同一構成要
素が複数図面中に示されている例外がある。信号及び接
続は、同一番号或いはラベル付けによって言及され、そ
の実際の意味合いはその前後文脈から明らかとされるべ
きである。
図１において、標準的な半導体ダイ上に含まれる回路
用に、符号110で全般的に示されている出力ドライバは
出力、即ち符号111で示されたDQを提供する。プルアッ
プ（PU）CMOSエンハンスメント・モード絶縁ゲート電界
効果式のｎチャネル・トランジスタが符号112で示され
ると共に、その相補的なプルダウン（PD）ｎチャネル・
トランジスタが符号114で示されている。トランジスタ1
12のソースはトランジスタ114のドレインに接続されて
いる。プルアップ・トランジスタ112のドレインは、符
号116で示される第1N−ウェル抵抗R1を介して電源電圧V
ccに接続されている。プルダウン・トランジスタ114の
ソースは、符号118で示される第2N−ウェル抵抗R2を介
して接地（グランド）電圧Vssに接続されている。こう
して、各トランジスタはＮ−ウェル抵抗に直列して、静
電気放電（ESD）が最も起こりがちなそれぞれのバスに
接続されている。これらＮ−ウェル抵抗は、そうした発
生時において、トランジスタのチャネルを通る電流を制
限する役割を果たして、トランジスタに生じるあらゆる
損傷の機会を低減している。また、より大きな電流がＮ
−ウェル抵抗を横切るより大きな電圧となって、静電気
放電発生時にトランジスタに印加される電圧の量を制限
する役割も果たしている。
用に、符号110で全般的に示されている出力ドライバは
出力、即ち符号111で示されたDQを提供する。プルアッ
プ（PU）CMOSエンハンスメント・モード絶縁ゲート電界
効果式のｎチャネル・トランジスタが符号112で示され
ると共に、その相補的なプルダウン（PD）ｎチャネル・
トランジスタが符号114で示されている。トランジスタ1
12のソースはトランジスタ114のドレインに接続されて
いる。プルアップ・トランジスタ112のドレインは、符
号116で示される第1N−ウェル抵抗R1を介して電源電圧V
ccに接続されている。プルダウン・トランジスタ114の
ソースは、符号118で示される第2N−ウェル抵抗R2を介
して接地（グランド）電圧Vssに接続されている。こう
して、各トランジスタはＮ−ウェル抵抗に直列して、静
電気放電（ESD）が最も起こりがちなそれぞれのバスに
接続されている。これらＮ−ウェル抵抗は、そうした発
生時において、トランジスタのチャネルを通る電流を制
限する役割を果たして、トランジスタに生じるあらゆる
損傷の機会を低減している。また、より大きな電流がＮ
−ウェル抵抗を横切るより大きな電圧となって、静電気
放電発生時にトランジスタに印加される電圧の量を制限
する役割も果たしている。
トランジスタ112のゲートは、これらトランジスタ対
と同一の基板上に形成されているダイナミック・ランダ
ム・アクセス・メモリ（DRAM）113のビット線、或いは
ワード線から発生している信号に結合されている。この
DRAM信号の相補信号は、トランジスタ114のゲートに提
供されている。プルアップ・トランジスタ112のソース
とプルダウン・トランジスタ114のドレインとは結合さ
れて、高速スイッチング高インピーダンス出力DQを提供
している。これら一対はCMOSドライバの役割を果たし、
パーソナル・コンピュータにおけるバス或いは回路カー
ドにおけるコネクタ等の独立分離した装置に結合される
信号を提供している。留意されるべきことは、数多くの
電界効果トランジスタにおいて、ソース及びドレイン
は、本質的には、相互交換可能であり、ここで指定され
た相互接続に唯一制限されているとして解釈されるべき
ではないことである。更に、多くの場合、半導体構造の
ドーピングは大規模に逆転させることができて、同様な
種々の機能が得られる。
と同一の基板上に形成されているダイナミック・ランダ
ム・アクセス・メモリ（DRAM）113のビット線、或いは
ワード線から発生している信号に結合されている。この
DRAM信号の相補信号は、トランジスタ114のゲートに提
供されている。プルアップ・トランジスタ112のソース
とプルダウン・トランジスタ114のドレインとは結合さ
れて、高速スイッチング高インピーダンス出力DQを提供
している。これら一対はCMOSドライバの役割を果たし、
パーソナル・コンピュータにおけるバス或いは回路カー
ドにおけるコネクタ等の独立分離した装置に結合される
信号を提供している。留意されるべきことは、数多くの
電界効果トランジスタにおいて、ソース及びドレイン
は、本質的には、相互交換可能であり、ここで指定され
た相互接続に唯一制限されているとして解釈されるべき
ではないことである。更に、多くの場合、半導体構造の
ドーピングは大規模に逆転させることができて、同様な
種々の機能が得られる。
トランジスタ及び抵抗から成る対の一例の断面が図２
に示されている。Ｐ型基板220が用いられて、トランジ
スタ114を形成している。アクティブ領域222及び224がN
+ドーピングによってそれぞれ形成されて、ソース及び
ドレインをそれぞれ構成している。電界効果トランジス
タのこのタイプは、Ｎ−チャネル装置と呼称される。金
属コンタクト（又は金属接点）228及び230が絶縁層232
を通って形成されて、ソース及びドレインのそれぞれに
対する電気的接点を提供している。この断面では見えな
い金属コンタクトは、ゲート誘電体234上にわたって形
成されて、ゲートに電気的接点を提供している。更に、
一実施例において、シリサイド、より好ましくは、タン
グステン（TuSi2）、チタン（TiSi2）或いは他の適切な
金属を具備する金属ストラップ付きポリシリコン材（me
tal strapped polysilicon material）から成るシリサ
イドが、アクティブN+領域222及び224の表面に符号235
で示されるように付与されて、それらの抵抗を減少し、
それによって、トランジスタ114のスイッチング速度を
増大している。シリサイドの層抵抗は、好ましくは、単
位面積当たり約６オーム程度であるが、異なる材料及び
濃度に応じて変動し得る。多くの先行技術に係るトラン
ジスタにおいて、アクティブ領域の抵抗は、静電気放電
発生時にトランジスタを通る電流を制限する役割を果た
した。アクティブ領域の抵抗は現在低減されいるので、
それらはもはやそうした機能を充分に果たさない。
に示されている。Ｐ型基板220が用いられて、トランジ
スタ114を形成している。アクティブ領域222及び224がN
+ドーピングによってそれぞれ形成されて、ソース及び
ドレインをそれぞれ構成している。電界効果トランジス
タのこのタイプは、Ｎ−チャネル装置と呼称される。金
属コンタクト（又は金属接点）228及び230が絶縁層232
を通って形成されて、ソース及びドレインのそれぞれに
対する電気的接点を提供している。この断面では見えな
い金属コンタクトは、ゲート誘電体234上にわたって形
成されて、ゲートに電気的接点を提供している。更に、
一実施例において、シリサイド、より好ましくは、タン
グステン（TuSi2）、チタン（TiSi2）或いは他の適切な
金属を具備する金属ストラップ付きポリシリコン材（me
tal strapped polysilicon material）から成るシリサ
イドが、アクティブN+領域222及び224の表面に符号235
で示されるように付与されて、それらの抵抗を減少し、
それによって、トランジスタ114のスイッチング速度を
増大している。シリサイドの層抵抗は、好ましくは、単
位面積当たり約６オーム程度であるが、異なる材料及び
濃度に応じて変動し得る。多くの先行技術に係るトラン
ジスタにおいて、アクティブ領域の抵抗は、静電気放電
発生時にトランジスタを通る電流を制限する役割を果た
した。アクティブ領域の抵抗は現在低減されいるので、
それらはもはやそうした機能を充分に果たさない。
符号118で示され且つトランジスタ114の外部に形成さ
れているＮ−ウェル抵抗は、ここでは、静電気放電発生
時に、トランジスタを通る電流を制限する機能を果たし
ている。一実施例において、アクティブ領域ドレイン23
0は導電性金属、ポリシリコン、或いは他の適切な導電
性層236によってＮ−ウェル抵抗118に、N+領域を介して
接続されており、次いで、該N+領域は更なるN+領域によ
ってVssへ向かう導電性層238に接続されている。他の実
施例において、ソース230は導電性層236によってＮ−ウ
ェル抵抗118に接続され、次いで該Ｎ−ウェル抵抗は導
電性層238によって出力DQに接続されている。こうし
て、Ｎ−ウェル抵抗はトランジスタ112及び114の何れの
側にも配置され得て、その限りにおいては、それらはト
ランジスタとの直列接続を為して、静電気放電発生時に
電流を制限する。
れているＮ−ウェル抵抗は、ここでは、静電気放電発生
時に、トランジスタを通る電流を制限する機能を果たし
ている。一実施例において、アクティブ領域ドレイン23
0は導電性金属、ポリシリコン、或いは他の適切な導電
性層236によってＮ−ウェル抵抗118に、N+領域を介して
接続されており、次いで、該N+領域は更なるN+領域によ
ってVssへ向かう導電性層238に接続されている。他の実
施例において、ソース230は導電性層236によってＮ−ウ
ェル抵抗118に接続され、次いで該Ｎ−ウェル抵抗は導
電性層238によって出力DQに接続されている。こうし
て、Ｎ−ウェル抵抗はトランジスタ112及び114の何れの
側にも配置され得て、その限りにおいては、それらはト
ランジスタとの直列接続を為して、静電気放電発生時に
電流を制限する。
Ｎ−ウェル抵抗はトランジスタ114の外部に形成され
ているので、それがトランジスタ自体のスイッチング速
度に対して直接的な影響を及ぼさない。これは、綿密に
制御される特性を有する必要性のある重要な装置でもな
い。こうして、他のダイ或いは他の装置への接続用に利
用可能である出力DQを提供する出力ドライバ110用の回
路を含むダイの縁部上に形成され得る。ダイ又はチップ
の縁部は最大のストレスを受け、且つ、ダイの切断やプ
ロセスの不整合のためにポテンシャルが欠損するので、
回路は通常そうした領域に配置されない。こうして、Ｎ
−ウェルを形成するに用いる物的不動産は、通常、回路
用として使われないので、そのダイ上で獲得できる使用
可能な回路の数は減らない。
ているので、それがトランジスタ自体のスイッチング速
度に対して直接的な影響を及ぼさない。これは、綿密に
制御される特性を有する必要性のある重要な装置でもな
い。こうして、他のダイ或いは他の装置への接続用に利
用可能である出力DQを提供する出力ドライバ110用の回
路を含むダイの縁部上に形成され得る。ダイ又はチップ
の縁部は最大のストレスを受け、且つ、ダイの切断やプ
ロセスの不整合のためにポテンシャルが欠損するので、
回路は通常そうした領域に配置されない。こうして、Ｎ
−ウェルを形成するに用いる物的不動産は、通常、回路
用として使われないので、そのダイ上で獲得できる使用
可能な回路の数は減らない。
更なる実施例において、プルアップ・トランジスタ11
2及びプルダウン・トランジスタ114の内の１つのみが、
静電気放電発生に関連される可能性が最もあるVssバス
或いはVccバスの何れかに依存して外部形成されるウェ
ル抵抗によって保護される。半導体ダイ上のスペースが
制限される場合、静電気放電発生によっての影響を最も
受けやすいアクティブ領域のみを保護することは、設計
者に対して、高回路密度を維持させる一方で、増大され
た信頼性を提供する可能性を与える。
2及びプルダウン・トランジスタ114の内の１つのみが、
静電気放電発生に関連される可能性が最もあるVssバス
或いはVccバスの何れかに依存して外部形成されるウェ
ル抵抗によって保護される。半導体ダイ上のスペースが
制限される場合、静電気放電発生によっての影響を最も
受けやすいアクティブ領域のみを保護することは、設計
者に対して、高回路密度を維持させる一方で、増大され
た信頼性を提供する可能性を与える。
図３には、Ｎ−ウェル抵抗318のための代替的な位置
が示されている。このＮ−ウェル抵抗318は、ここで
は、アクティブ領域であるソース或いはドレイン314に
部分的に重なって形成されているので、アクティブ領域
が、トランジスタのソース或いはドレインとしての役割
を果たすことと、Ｎ−ウェル抵抗318のための第１コン
タクト領域としての役割を果たすこととの双方の二重機
能を発揮すること可能としている。Ｎ−ウェル抵抗318
の遠方端部に形成された第２コンタクト領域316は金属
化領域に接続されてから、図２の実施例の場合のよう
に、電源か或いは出力かの何れかに接続される。この代
替実施例はダイ上のスペースを節約して、更なる回路の
ための場所を許容している。
が示されている。このＮ−ウェル抵抗318は、ここで
は、アクティブ領域であるソース或いはドレイン314に
部分的に重なって形成されているので、アクティブ領域
が、トランジスタのソース或いはドレインとしての役割
を果たすことと、Ｎ−ウェル抵抗318のための第１コン
タクト領域としての役割を果たすこととの双方の二重機
能を発揮すること可能としている。Ｎ−ウェル抵抗318
の遠方端部に形成された第２コンタクト領域316は金属
化領域に接続されてから、図２の実施例の場合のよう
に、電源か或いは出力かの何れかに接続される。この代
替実施例はダイ上のスペースを節約して、更なる回路の
ための場所を許容している。
理解して預けるように、上述の説明は例示的目的であ
り制限的目的には意図されていない。他の多くの実施例
は、上述の記載を検討した当業者には明らかであろう。
それ故に、本発明の範囲は、請求の範囲を斟酌すると共
に、そうした請求項が付与するものの均等物全幅にわた
る範囲に沿って決定されるべきである。
り制限的目的には意図されていない。他の多くの実施例
は、上述の記載を検討した当業者には明らかであろう。
それ故に、本発明の範囲は、請求の範囲を斟酌すると共
に、そうした請求項が付与するものの均等物全幅にわた
る範囲に沿って決定されるべきである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (72)発明者 シェア、ジョセフ・シー アメリカ合衆国 83642 アイダホ、 メリディアン、ウエスト・フィールドス トリーム・ドライブ 2892 (56)参考文献 特開 平７−183516（ＪＰ，Ａ) 特開 平６−85182（ＪＰ，Ａ) 特開 平２−128456（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092
Claims (8)
- 【請求項１】静電気放電保護回路であって、 入力信号を受容するゲート、ソース、並びにドレインを
有するプルアップ電界効果トランジスタと、 前記入力信号の相補信号を受容するゲート、ソース、並
びにドレインを有するプルダウン電界効果トランジスタ
と、 前記トランジスタの外部に形成されると共に、前記プル
アップ・トランジスタと電源線とに直列接続された第1N
−ウェル抵抗と、 前記トランジスタの外部に形成されると共に、前記プル
ダウン・トランジスタと接地線とに直列接続された第2N
−ウェル抵抗と、 前記プルアップ・トランジスタ及び前記プルダウン・ト
ランジスタの間に接続されて、前記入力信号を表す出力
信号を提供する出力線と、 を備える回路。 - 【請求項２】前記ソース及び前記ドレインがN+ドーピン
グされたシリコンから形成されている、請求項１に記載
の回路。 - 【請求項３】前記Ｎ−ウェル抵抗が、前記N+ドーピング
されたシリコンのソース或いはドレインの内の一方に接
続して、前記ソース或いはドレインが前記抵抗の一方端
のためのコンタクトとしての役割を果たしている、請求
項２に記載の回路。 - 【請求項４】前記ソース及び前記ドレインが導電性材料
で覆われて、それらの抵抗を低減し、それによって前記
トランジスタのスイッチング速度を増大している、請求
項２に記載の回路。 - 【請求項５】前記導電性材料がシリサイドである、請求
項４に記載の回路。 - 【請求項６】前記導電性材料がタングステンシリサイド
である、請求項４に記載の回路。 - 【請求項７】前記入力信号が、同一ダイ上の前記メモリ
回路からのデータを含む、請求項１に記載の回路。 - 【請求項８】前記メモリ回路がダイナミック・ランダム
・アクセス・メモリ回路である、請求項７に記載の回
路。
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| US08/515,921 | 1995-08-16 | ||
| PCT/US1996/012817 WO1997007544A1 (en) | 1995-08-16 | 1996-08-06 | Cmos circuit esd protection using well resistor |
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-
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- 1996-08-06 JP JP9509344A patent/JP3020010B2/ja not_active Expired - Lifetime
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