JPS60171844A - 加入者接続用回路装置 - Google Patents
加入者接続用回路装置Info
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- JPS60171844A JPS60171844A JP60011747A JP1174785A JPS60171844A JP S60171844 A JPS60171844 A JP S60171844A JP 60011747 A JP60011747 A JP 60011747A JP 1174785 A JP1174785 A JP 1174785A JP S60171844 A JPS60171844 A JP S60171844A
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- circuit device
- bus line
- signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40032—Details regarding a bus interface enhancer
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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- H04L12/40—Bus networks
- H04L12/40169—Flexible bus arrangements
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- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は加入者をバス線に接続するための回路装置、さ
らに具体的には、信号の送信の際には信号を低抵抗でバ
ス線に接続し、また休止状態では出力端が高抵抗である
送信機を含んでいる回路装置に関する。
らに具体的には、信号の送信の際には信号を低抵抗でバ
ス線に接続し、また休止状態では出力端が高抵抗である
送信機を含んでいる回路装置に関する。
複数の加入者局の間で情報が伝達されるシステムにおい
てはしばしばバス線が用いられ、そのバス線に加入者局
が並列に接続されている。加入者局は情報ソース、情報
シンクまたは組合わされたソース／シンクであってよい
。加入者局をバス線に接続するためには、送信機、受信
機または組合わされた送信および受信ユニットが用いら
れる。
てはしばしばバス線が用いられ、そのバス線に加入者局
が並列に接続されている。加入者局は情報ソース、情報
シンクまたは組合わされたソース／シンクであってよい
。加入者局をバス線に接続するためには、送信機、受信
機または組合わされた送信および受信ユニットが用いら
れる。
受信機が抵抗、すなわち受動構成要素、を介して高抵抗
でバス線に接続され得る間は、従ってまた信号心線同士
の間の短絡、大地に対する短絡または作動電圧に対する
短絡の場合にこの短絡された心線上の信号レベルが有害
に影響されない間は、送信機は低抵抗でバス線に接続さ
れており、このことは短絡の場合に、バス線の少なくと
も１つの心線が一定電位におかれ、またバス線がそれに
よって阻止されることに通ずる。それによって加入者局
間のデータ伝達はもはや不可能となり、実際」１全シス
テムが障害状態となる。この問題を回避するため、バス
線および加入者局接続線を冗長式に構成することは１゛
イツ連邦共和国特許出願公告第２６４７３６７号明細書
から公知である。しかし、それによって、配線費用が比
較的わずかであるというバスシステムの主要な利点が減
ぜられる。
でバス線に接続され得る間は、従ってまた信号心線同士
の間の短絡、大地に対する短絡または作動電圧に対する
短絡の場合にこの短絡された心線上の信号レベルが有害
に影響されない間は、送信機は低抵抗でバス線に接続さ
れており、このことは短絡の場合に、バス線の少なくと
も１つの心線が一定電位におかれ、またバス線がそれに
よって阻止されることに通ずる。それによって加入者局
間のデータ伝達はもはや不可能となり、実際」１全シス
テムが障害状態となる。この問題を回避するため、バス
線および加入者局接続線を冗長式に構成することは１゛
イツ連邦共和国特許出願公告第２６４７３６７号明細書
から公知である。しかし、それによって、配線費用が比
較的わずかであるというバスシステムの主要な利点が減
ぜられる。
米国特許第４２３６０８７号明細書には、バスシステム
内で１つの故障した加入者局が全システムを阻止し得る
という問題が記載されている。このことを回避するため
には、故障した加入者局がデータ線から電気的に切離さ
れる。そのために故障峙にはライントライバが１つの絶
縁制御レジスタにより阻止状態に切換えられる。このよ
うな回路により加入者局は、欠陥がたとえば回路の制御
部内に存在するときＫは、有効にバス線から切離され得
ろ。しかし、ライントライバの欠陥、たとえば大地に対
する短絡の際には、回路は作用なしである。またライン
トライバは、欠陥が認識されているときのみ阻止される
。
内で１つの故障した加入者局が全システムを阻止し得る
という問題が記載されている。このことを回避するため
には、故障した加入者局がデータ線から電気的に切離さ
れる。そのために故障峙にはライントライバが１つの絶
縁制御レジスタにより阻止状態に切換えられる。このよ
うな回路により加入者局は、欠陥がたとえば回路の制御
部内に存在するときＫは、有効にバス線から切離され得
ろ。しかし、ライントライバの欠陥、たとえば大地に対
する短絡の際には、回路は作用なしである。またライン
トライバは、欠陥が認識されているときのみ阻止される
。
本発明が解決しようとする問題点は、加入者局を１つの
バス線に接続するための回路装置であって、１つの加入
者局の１つの送信機内または１つの受信機内の１の欠陥
の生起の際にバス線が阻ｊ１−されるのを、たとえこの
欠陥が１つのライントライバ内で生起するとしても、回
避する回路装置を提供することである。
バス線に接続するための回路装置であって、１つの加入
者局の１つの送信機内または１つの受信機内の１の欠陥
の生起の際にバス線が阻ｊ１−されるのを、たとえこの
欠陥が１つのライントライバ内で生起するとしても、回
避する回路装置を提供することである。
この問題点は本発明によれば、加入者をバス線に接続す
るため、信号の送信の際には信号を低抵抗でバス線に接
続しまた出力が休止状態では高抵抗である送信機を含ん
でいる回路装置において、送信機の出力端とバス線との
間に、信号の送信の際には導通状態に切換えられている
電子スイッチが接続されることにより醇スされる。電子
スイッチは作動電圧なしに作動せしめられるので、故障
の場合に作動電圧がバス線上に到達してバス線を阻止す
るような危険は存在しない。
るため、信号の送信の際には信号を低抵抗でバス線に接
続しまた出力が休止状態では高抵抗である送信機を含ん
でいる回路装置において、送信機の出力端とバス線との
間に、信号の送信の際には導通状態に切換えられている
電子スイッチが接続されることにより醇スされる。電子
スイッチは作動電圧なしに作動せしめられるので、故障
の場合に作動電圧がバス線上に到達してバス線を阻止す
るような危険は存在しない。
以下、図面により本発明の実施例々らびに他の利点およ
び補足を一層詳細に説明する。
び補足を一層詳細に説明する。
第１図には、８つのデータ線ＢＤ１・・・ＢＤ８および
８つのアドレス線ＢＡＩ・・・ＢＡ８から成る１つのバ
ス線Ｂ Ｌが示されている。さらに制御線が設けられて
いてもよい。バス線ＢＬには複数の加入者局が接続され
ており、そのうちの１つが第１図中ＫＴＥＮで示されて
いる。加入者局とバス線ＢＴ、トの間には各１つのデー
タ送信および受信ユニットＤＳＥならびに１つのアドレ
ス送信ユニツ）ＡＳおよび電子スイッチとしての役割を
する電界効果トランジスタＦＥＴ １・・・Ｆ’ＥＴ８
．ＦＥＴ９・・・ＦＥＴ１ｆｌ湃続されている。データ
の送信のためには加入者局’Ｉ” ＥＮは導線ＳＥ上に
与えられる１つの信号によりデータ送信および受信ユニ
ットならびにアドレス送信ユニットＡｓを送信側に切換
える。さらに、電界効果トランジスタＦＥＴＪ・・・Ｆ
ＥＴ１６が、減結合抵抗Ｒ５を介して導かれている同一
の信号により導通状態に切換えられ、その結果いまやバ
ス線Ｂ Ｌは接続線］）／１・・・Ｄ’８ 、 Ａ’ｌ
・・・Ａ’８を介して直接にユニットＤＳＥ、Ａｓと接
続されている。接続線Ｄ’ｌ・・・Ｄ／８ 、 Ａ／１
・・・Ａ’８は抵抗Ｒ６を介して１つの電位Ｕに接続さ
れている。ユニットＤＳＥはもう１つの減結合抵抗を介
して導線ＳＥ上の信号により制御されていてよい。加入
者局ＴＥＮはさらに導ＭＡ］・・・Ａｓを介してアドレ
ス送信ユニットＡＳにおいて、データ送信の宛先である
加入者局のアドレスを切換える。これらのデータは導線
Ｄ１・・・Ｄ８を介してデータ送信および受信ユニット
ＤＳＥに与えられている。アドレスおよびデータはユニ
ットＡＳ、ＤＳＥから低抵抗で導線Ａ／Ｉ・・・Ａ’８
．Ｄ勺・・・Ｄ’８上に与えられ、また電子スイッチＦ
ＥＴ１・・・ＦＥＴ１６を介してバス線Ｂ Ｌ上に到達
する。
８つのアドレス線ＢＡＩ・・・ＢＡ８から成る１つのバ
ス線Ｂ Ｌが示されている。さらに制御線が設けられて
いてもよい。バス線ＢＬには複数の加入者局が接続され
ており、そのうちの１つが第１図中ＫＴＥＮで示されて
いる。加入者局とバス線ＢＴ、トの間には各１つのデー
タ送信および受信ユニットＤＳＥならびに１つのアドレ
ス送信ユニツ）ＡＳおよび電子スイッチとしての役割を
する電界効果トランジスタＦＥＴ １・・・Ｆ’ＥＴ８
．ＦＥＴ９・・・ＦＥＴ１ｆｌ湃続されている。データ
の送信のためには加入者局’Ｉ” ＥＮは導線ＳＥ上に
与えられる１つの信号によりデータ送信および受信ユニ
ットならびにアドレス送信ユニットＡｓを送信側に切換
える。さらに、電界効果トランジスタＦＥＴＪ・・・Ｆ
ＥＴ１６が、減結合抵抗Ｒ５を介して導かれている同一
の信号により導通状態に切換えられ、その結果いまやバ
ス線Ｂ Ｌは接続線］）／１・・・Ｄ’８ 、 Ａ’ｌ
・・・Ａ’８を介して直接にユニットＤＳＥ、Ａｓと接
続されている。接続線Ｄ’ｌ・・・Ｄ／８ 、 Ａ／１
・・・Ａ’８は抵抗Ｒ６を介して１つの電位Ｕに接続さ
れている。ユニットＤＳＥはもう１つの減結合抵抗を介
して導線ＳＥ上の信号により制御されていてよい。加入
者局ＴＥＮはさらに導ＭＡ］・・・Ａｓを介してアドレ
ス送信ユニットＡＳにおいて、データ送信の宛先である
加入者局のアドレスを切換える。これらのデータは導線
Ｄ１・・・Ｄ８を介してデータ送信および受信ユニット
ＤＳＥに与えられている。アドレスおよびデータはユニ
ットＡＳ、ＤＳＥから低抵抗で導線Ａ／Ｉ・・・Ａ’８
．Ｄ勺・・・Ｄ’８上に与えられ、また電子スイッチＦ
ＥＴ１・・・ＦＥＴ１６を介してバス線Ｂ Ｌ上に到達
する。
送信過程の終了後に導線ＳＥ上の信号は取消され、従っ
て電子スイッチＦＥＴＩ・・・ＦＥＴ１６は阻止されて
おり、また送信ユニットＤＳＥ、Ａｓの出力は高抵抗で
ある。その後、ユニットＤＳＥ。
て電子スイッチＦＥＴＩ・・・ＦＥＴ１６は阻止されて
おり、また送信ユニットＤＳＥ、Ａｓの出力は高抵抗で
ある。その後、ユニットＤＳＥ。
Ａｓを電子スイッチＦＥＴ１・・・ＦＥＴ１６と接続し
ている導線Ｄ′１・・Ｄ’８．Ａ’ｌ・・・Ａ’８ 上
の電位は、これらの接続線が抵抗Ｒ６を介して接続され
ている電位子ＴＪとほぼ等しい。それによってアンド回
路（ＪＧの入力端におけるアンド条件が満足されており
、従ってその出力端に論理” １ ”信号が現わ子回路
の後に接続されているオア回路０１’ｔの出力信号も、
排他的オア回路ＥＸＯに接続されているその第２の入力
端に同じく論理” １ ”信号が与えられないかぎり、
零である。こうして出力端Ｆにおける信号は、加入者局
ＴＥＮを／＜導線ＢＬと接続する回路に欠陥が存在しな
いことの標識とじて論理パ０″′である。ユニットＤＳ
Ｅ、Ａｓの１つに欠陥、たとえばデータ線−間またはア
ドレス線間の短絡、が生ずると、このことはバス線Ｂ
Ｌに影響を有さない。なぜならば、ユこットＤＳＥ、Ａ
Ｓが電界効果トランジスタＦＥＴ Ｉ・・・ＦＥＴ１Ｇ
によりバス線から切離されているからである。トランジ
スタＦＥＴ］・・・ＦＥＴ１ｆｌの欠陥は、バス線ＢＬ
の所属の心ＩＯＢ Ｉ） １・・・Ｂ Ａ ８−１−に
１つの論理” ｏ ”信号が伝達されるつど、この信号
が接続＃ Ｄ’ｌ・・・Ａ’８上に到達し、またアンド
回路ＵＧの入力端におけるアンド条件を解除するように
作用する。この場合、出力端ＰＫＭ理” １ ”が欠陥
信号として生じ、障害が認識され、その結果障害は、バ
ス線Ｂ Ｌがユニッ）ＤＳＥ、Ａｓ内のもう１つの欠陥
により阻＋ｈされる以前に除去され得る。同様にしてユ
ニツ）ＤＳＥ、Ａｓ内の欠陥も認識され、これらはトラ
ンジスタＦＥ’ｌ”１・・・ＦＢ’ｌ’１６の阻止状態
において゛０″信号が導線Ｄ′１・・・Ａ’８０１つに
現われることになる。
ている導線Ｄ′１・・Ｄ’８．Ａ’ｌ・・・Ａ’８ 上
の電位は、これらの接続線が抵抗Ｒ６を介して接続され
ている電位子ＴＪとほぼ等しい。それによってアンド回
路（ＪＧの入力端におけるアンド条件が満足されており
、従ってその出力端に論理” １ ”信号が現わ子回路
の後に接続されているオア回路０１’ｔの出力信号も、
排他的オア回路ＥＸＯに接続されているその第２の入力
端に同じく論理” １ ”信号が与えられないかぎり、
零である。こうして出力端Ｆにおける信号は、加入者局
ＴＥＮを／＜導線ＢＬと接続する回路に欠陥が存在しな
いことの標識とじて論理パ０″′である。ユニットＤＳ
Ｅ、Ａｓの１つに欠陥、たとえばデータ線−間またはア
ドレス線間の短絡、が生ずると、このことはバス線Ｂ
Ｌに影響を有さない。なぜならば、ユこットＤＳＥ、Ａ
Ｓが電界効果トランジスタＦＥＴ Ｉ・・・ＦＥＴ１Ｇ
によりバス線から切離されているからである。トランジ
スタＦＥＴ］・・・ＦＥＴ１ｆｌの欠陥は、バス線ＢＬ
の所属の心ＩＯＢ Ｉ） １・・・Ｂ Ａ ８−１−に
１つの論理” ｏ ”信号が伝達されるつど、この信号
が接続＃ Ｄ’ｌ・・・Ａ’８上に到達し、またアンド
回路ＵＧの入力端におけるアンド条件を解除するように
作用する。この場合、出力端ＰＫＭ理” １ ”が欠陥
信号として生じ、障害が認識され、その結果障害は、バ
ス線Ｂ Ｌがユニッ）ＤＳＥ、Ａｓ内のもう１つの欠陥
により阻＋ｈされる以前に除去され得る。同様にしてユ
ニツ）ＤＳＥ、Ａｓ内の欠陥も認識され、これらはトラ
ンジスタＦＥ’ｌ”１・・・ＦＢ’ｌ’１６の阻止状態
において゛０″信号が導線Ｄ′１・・・Ａ’８０１つに
現われることになる。
情報の送信中はアンド回路ＵＧの入力端におけるアンド
条件が満足されていない。このことが欠陥として指示さ
れないように、減結合抵抗Ｒ５の後に送信の際に現われ
る論理” １ ”信号がノア回路Ｎ ＯＴ’（の第２の
入力端に導かれ、従ってその出力信号はアンド回路ＵＧ
の出力信号と無関係に論理” ｏ ”である。従って、
誤り信号の発生は送信中には阻止されている。
条件が満足されていない。このことが欠陥として指示さ
れないように、減結合抵抗Ｒ５の後に送信の際に現われ
る論理” １ ”信号がノア回路Ｎ ＯＴ’（の第２の
入力端に導かれ、従ってその出力信号はアンド回路ＵＧ
の出力信号と無関係に論理” ｏ ”である。従って、
誤り信号の発生は送信中には阻止されている。
データを受信するためには加入者局ごとに１つの受信機
がバス線Ｂ Ｌに接続されていてよい。受信機入力端は
、受信機内の欠陥がバス線上の信号レベルに影響し得な
いように、抵抗を介してバス線から減結合されることが
有利である。しかし、しばしば第１図による実施例の場
合のように組合わされたデータ送信および受信ユニット
が使用され、従って同一の接続線を介して受信データも
送信データも伝達される。データ伝達の方向は、データ
送信および受信回路に与えられている制御信号により設
定される。本発明の１つの実施例にょれば、このような
構成においても、バス線を加入者局ＴＥＮと接続する回
路内の欠陥によりバス線が阻止されることは回避されな
ければならない。
がバス線Ｂ Ｌに接続されていてよい。受信機入力端は
、受信機内の欠陥がバス線上の信号レベルに影響し得な
いように、抵抗を介してバス線から減結合されることが
有利である。しかし、しばしば第１図による実施例の場
合のように組合わされたデータ送信および受信ユニット
が使用され、従って同一の接続線を介して受信データも
送信データも伝達される。データ伝達の方向は、データ
送信および受信回路に与えられている制御信号により設
定される。本発明の１つの実施例にょれば、このような
構成においても、バス線を加入者局ＴＥＮと接続する回
路内の欠陥によりバス線が阻止されることは回避されな
ければならない。
そのためには、これまでに説明した回路に対する補足と
して、加入者局ごとに１つのアドレスデコーダＡＤＣ］
が１つの減結合抵抗Ｒ２を介してバス線ＢＬのアドレス
を伝達する心線ＢＡ、ｌ・・・ＢＡ−８に接続されてい
る。このアドレスデコーダは受信されたアドレスを１つ
の抵抗Ｒ３を介して与えられた所属の加入者局のアドレ
スと比較する。両アドレスが等しければ、アドレスデコ
ーダは１つの抵抗Ｒ８を介して電子スイッチＦ Ｅ ’
Ｊ” ］・・・Ｆ Ｅ Ｔ ８に導通制御信号を与え、
その結果バス線ＢＬの心線ＢＤＩ・・・ＢＤ８上のデー
タが接続線Ｄ’ｌ・・１）′８を介して、アドレスデコ
ーダにより受信側に切換えられたデータ送信および受信
ユニットＤｓＥに到達する。休止状態では接続線１）／
１・・・Ｄ’８ならびにデータ送信および受信ユニッ）
ＤＳＥはバス線ＢＬから切離された状態にとどまり、従
って欠陥は前記の仕方でアンド回路ＵＧにより認識され
得る。データの受信中には欠陥信号の発生が阻止されて
いるように、トランジスタＦＥＴＩ・・・Ｆ Ｂ ’ｌ
” ８に対する制御信号はノア回路ＮＯＲの第２の入力
端に９−えられる。
して、加入者局ごとに１つのアドレスデコーダＡＤＣ］
が１つの減結合抵抗Ｒ２を介してバス線ＢＬのアドレス
を伝達する心線ＢＡ、ｌ・・・ＢＡ−８に接続されてい
る。このアドレスデコーダは受信されたアドレスを１つ
の抵抗Ｒ３を介して与えられた所属の加入者局のアドレ
スと比較する。両アドレスが等しければ、アドレスデコ
ーダは１つの抵抗Ｒ８を介して電子スイッチＦ Ｅ ’
Ｊ” ］・・・Ｆ Ｅ Ｔ ８に導通制御信号を与え、
その結果バス線ＢＬの心線ＢＤＩ・・・ＢＤ８上のデー
タが接続線Ｄ’ｌ・・１）′８を介して、アドレスデコ
ーダにより受信側に切換えられたデータ送信および受信
ユニットＤｓＥに到達する。休止状態では接続線１）／
１・・・Ｄ’８ならびにデータ送信および受信ユニッ）
ＤＳＥはバス線ＢＬから切離された状態にとどまり、従
って欠陥は前記の仕方でアンド回路ＵＧにより認識され
得る。データの受信中には欠陥信号の発生が阻止されて
いるように、トランジスタＦＥＴＩ・・・Ｆ Ｂ ’ｌ
” ８に対する制御信号はノア回路ＮＯＲの第２の入力
端に９−えられる。
！１１−のアドレスデコーダＡＤＣ１を有する前記の回
路の欠点は、欠陥のあるアドレスデコーディングの場合
にトランジスタＰ Ｅ Ｔ 、１・・・ＦＥＴ８が導通
状態に切換えられ、データ送信および受信ユニットＤＳ
Ｅ内の不時の短絡がバス線ＢＬＫ影響するようになり、
また加入者局ＴＥＮが、呼出されているとみなされて応
答をすることである。すなわちバス線Ｂ Ｌが少なくと
も部分的に阻止される。
路の欠点は、欠陥のあるアドレスデコーディングの場合
にトランジスタＰ Ｅ Ｔ 、１・・・ＦＥＴ８が導通
状態に切換えられ、データ送信および受信ユニットＤＳ
Ｅ内の不時の短絡がバス線ＢＬＫ影響するようになり、
また加入者局ＴＥＮが、呼出されているとみなされて応
答をすることである。すなわちバス線Ｂ Ｌが少なくと
も部分的に阻止される。
この欠陥を回避するため、第２のアドレスデコーダＡＤ
Ｃ２が設けられている。両アドレスデコーダＡＤＣＩ、
ＡＤＣ２の出力信号は前記の排他的オア回路ＥＸＯ内で
互いに比較され、それらが等しくないときにはオア回路
ＯＲを介して欠陥信号が発生される。アドレスデコーダ
ＡＤＣ１が電界効果トランジスタＦＥＴ１・・・ＦＥＴ
８を制御する間、アドレスデコーダＡＤＣ２の出力端に
データ送信および受信ユニツ）ＤＳＥの制御入力端が接
続されている。デコーダＡＤＣがそれに与えられた両ア
ドレスの一致を確認すると、デコーダＡ Ｉ） Ｃはユ
ニットＤＳＥを受信側に切換える。こうして、欠陥のあ
るアドレスデコーディングの場合には、トランジスタが
導通状態に切換えられるか、ユニツ）ＤＳＥが受信側に
切換えられるかのいずれかである。トランジスタおよび
ユニットＤＳＥの同時の制御は可能でなく、従ってバス
線上の信号は擾乱されない。
Ｃ２が設けられている。両アドレスデコーダＡＤＣＩ、
ＡＤＣ２の出力信号は前記の排他的オア回路ＥＸＯ内で
互いに比較され、それらが等しくないときにはオア回路
ＯＲを介して欠陥信号が発生される。アドレスデコーダ
ＡＤＣ１が電界効果トランジスタＦＥＴ１・・・ＦＥＴ
８を制御する間、アドレスデコーダＡＤＣ２の出力端に
データ送信および受信ユニツ）ＤＳＥの制御入力端が接
続されている。デコーダＡＤＣがそれに与えられた両ア
ドレスの一致を確認すると、デコーダＡ Ｉ） Ｃはユ
ニットＤＳＥを受信側に切換える。こうして、欠陥のあ
るアドレスデコーディングの場合には、トランジスタが
導通状態に切換えられるか、ユニツ）ＤＳＥが受信側に
切換えられるかのいずれかである。トランジスタおよび
ユニットＤＳＥの同時の制御は可能でなく、従ってバス
線上の信号は擾乱されない。
第１図による本発明の実施例は本発明の範囲内で種々の
点で変更することができる。たとえば電界効果トランジ
スタＦＥＴ１・・・ＦＥＴ］６の代わりに任意の他の電
子スイッチ、たとえば第２図によるもの、も使用するこ
とができる。この電子スイッチは、逆並列に接続されて
おりまた各１つの抵抗Ｒ８，Ｒ９を介して制御されてい
る２つのトランジスタＴＳＩ、ＴＳ２から成っている。
点で変更することができる。たとえば電界効果トランジ
スタＦＥＴ１・・・ＦＥＴ］６の代わりに任意の他の電
子スイッチ、たとえば第２図によるもの、も使用するこ
とができる。この電子スイッチは、逆並列に接続されて
おりまた各１つの抵抗Ｒ８，Ｒ９を介して制御されてい
る２つのトランジスタＴＳＩ、ＴＳ２から成っている。
この場合、第１図中に記入されている前置抵抗Ｒ７は省
略することができる。トランジスタＴＳＩのエミッタお
よびトランジスタＴＳ２のコレクタは接続線Ｄ’］・・
・Ａ’８と、またトランジスタＴＳＩのコレクタおよび
トランジスタＴＳ２のエミッタはバス線！３１、と接続
されている。
略することができる。トランジスタＴＳＩのエミッタお
よびトランジスタＴＳ２のコレクタは接続線Ｄ’］・・
・Ａ’８と、またトランジスタＴＳＩのコレクタおよび
トランジスタＴＳ２のエミッタはバス線！３１、と接続
されている。
電子スイッチの制御は、アドレスの送信のためにはトラ
ンジスタＴ；”ＥＴ９・・・ｐＥＴ１６ のみが、また
データの送信および受信のためにはトランジスタＩｉ’
ＴＴｔ・・・Ｆ Ｅ ’Ｉ” ８のみが導通状態に切換
えられているように分割されていてよい。同様に、その
場合には、アンド回路ＴＪＯも、データ接続線Ｄ’１・
・・１）′８上およびアドレス接続線Ａ’ｌ・・・Ａ’
８１の欠陥が別々に認識され得るように分割される。障
害を接ｆ＆線上の電位の比較により認識し、信号の送信
または受信中の欠陥信号の発生を阻止し、またアドレス
デコーダＡＤＣ１，ＡＤＣ２の機能を監視する論理回路
は、これらの所望の機能を満足するため、図示されてい
る仕方とは異なる仕方で構成されていてよい。
ンジスタＴ；”ＥＴ９・・・ｐＥＴ１６ のみが、また
データの送信および受信のためにはトランジスタＩｉ’
ＴＴｔ・・・Ｆ Ｅ ’Ｉ” ８のみが導通状態に切換
えられているように分割されていてよい。同様に、その
場合には、アンド回路ＴＪＯも、データ接続線Ｄ’１・
・・１）′８上およびアドレス接続線Ａ’ｌ・・・Ａ’
８１の欠陥が別々に認識され得るように分割される。障
害を接ｆ＆線上の電位の比較により認識し、信号の送信
または受信中の欠陥信号の発生を阻止し、またアドレス
デコーダＡＤＣ１，ＡＤＣ２の機能を監視する論理回路
は、これらの所望の機能を満足するため、図示されてい
る仕方とは異なる仕方で構成されていてよい。
第１図は本発明の１つの実施例の接続図、第２図は電子
スイッチの第２の実施例の接続図である。 ＡＤＣＩ、Ａｎ）Ｃ２−７ドレスデ：ｆｆ−１”、Ａｓ
・・・アドレス送信ユニット、Ａ′１〜Ａ’８・・・ア
ドレス接続線、１３Ａ］〜Ｂ Ａ ８・・・アドレス線
、ＢＤ１〜Ｂ ｌ） ８・・・データ線、ＢＬ・・・バ
スｉ、Ｉ）ＳＥ・・・データ送信および受信ユニット、
Ｄ′１〜Ｄ’８・・・データ接続線、ＥＸＯ・・・排他
的オア回路、ＮＯＲ・・・ノア回路、ＯＲ・・・オア回
路、ＴＥＮ・・・加入者、ＵＧ・・・アンド回路。
スイッチの第２の実施例の接続図である。 ＡＤＣＩ、Ａｎ）Ｃ２−７ドレスデ：ｆｆ−１”、Ａｓ
・・・アドレス送信ユニット、Ａ′１〜Ａ’８・・・ア
ドレス接続線、１３Ａ］〜Ｂ Ａ ８・・・アドレス線
、ＢＤ１〜Ｂ ｌ） ８・・・データ線、ＢＬ・・・バ
スｉ、Ｉ）ＳＥ・・・データ送信および受信ユニット、
Ｄ′１〜Ｄ’８・・・データ接続線、ＥＸＯ・・・排他
的オア回路、ＮＯＲ・・・ノア回路、ＯＲ・・・オア回
路、ＴＥＮ・・・加入者、ＵＧ・・・アンド回路。
Claims (1)
- 【特許請求の範囲】 １）加入者をバス線に接続するため、信号の送信の際に
は信号を低抵抗でバス線に接続しまた休止状態では出力
端が高抵抗である送信機を含んでいる回路装置において
、送信機（ＤＳＥ）の出力端とバス線１’ＢＬ）との間
に、信号の送信の際には導通状態に切換えられている電
子スイッチ（ＦＥＴＩ・・・ＦＥ’ｌ’８． ＦＥＴ９
・・・ＦＥＴ１６）が接続されていることを特徴とする
加入者接続用回路装置。 ２）電子スイッチが個別トランジスタであることを特徴
とする特許請求の範囲第１項記載の回路装置。 ３）送信機（ＤＳＥ、Ａｓ）と電子スイッチ（ＦＥＴＩ
・・・ＦＥＴ８．ＦＥＴ９・・・ＦＥＴ１６）との間の
接続線（Ｄ′１・・・Ｄ’８．Ａ’ｌ・・・Ａ２Ｂ）が
各１つの抵抗（Ｒ６）を介して１つの一定電位（十〇）
に接続されており、またこれらの接続線に、これらの接
続線上の電位が相異なるときに欠陥信号を発生する１つ
の論理回路、好ましくは１つのアンド回８（ＩＪ（））
、が接続されていることを特徴とする特許請求の範囲
第１項または第２項記載の回路装置。 ４）欠陥信号の発生が送信中は阻止されていることを特
徴とする特許請求の範囲第３項記載の回路装置。 ５）送信機が１つの送信および受信ユニット（ＤＳＢ）
内に含まれており、またバス線（ＢＬ）に、受信アドレ
スが加入者のアドレスと一致するときに電子スイッチ（
ＰＥＴＩ・・・ＦＥＴ８）を導通状態に切換える１つの
アドレスデコーダ（ＡＤＣＩ）が接続されていることを
特徴とする特許請求の範囲第１項ないし第４項のいずれ
かに記載の回路装置。 ６）バス線に、受信アドレスが加入者のアドレスと一致
するときに送信および受信ユニット（ＤＳＥ）をデータ
の受信のためにレリーズする第２のアドレスデコーダ（
ＡＤＣ２）が接続されていることを特徴とする特許請求
の範囲第５項記載の回路装置。 ７）アドレスデコーダ（ＡＤＣＩ、ＡＤＣ２）および欠
陥信号を発生する論理回路（ＵＧ）Ｋ。 受ｆｆｌアドレスが内部で設定されたアドレスと一致す
るときには欠陥信号を阻止する１つの欠陥信号阻【（−
回路（Ｎ０Ｒ）が接続されていることを特徴とする特許
請求の範囲第５項または第６項記載の回路装置。 ８）アドレスデコーダ（ＡＤＣＩ、ＡＤＣ２）に、アド
レスデコーダの出力信号が排他的オア条件を満足すると
きに欠陥信号を発生する１つの排他的オア回路（ＥＸＯ
）が接続されていることを特徴とする特許請求の範囲第
６項記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843402633 DE3402633A1 (de) | 1984-01-26 | 1984-01-26 | Schaltungsanordnung zum anschalten eines teilnehmers an eine busleitung |
| DE3402633.9 | 1984-01-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171844A true JPS60171844A (ja) | 1985-09-05 |
Family
ID=6225960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011747A Pending JPS60171844A (ja) | 1984-01-26 | 1985-01-24 | 加入者接続用回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656471A (ja) |
| EP (1) | EP0150457B1 (ja) |
| JP (1) | JPS60171844A (ja) |
| DE (2) | DE3402633A1 (ja) |
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-
1984
- 1984-01-26 DE DE19843402633 patent/DE3402633A1/de not_active Withdrawn
- 1984-12-20 EP EP84115951A patent/EP0150457B1/de not_active Expired - Lifetime
- 1984-12-20 DE DE8484115951T patent/DE3484468D1/de not_active Expired - Fee Related
-
1985
- 1985-01-24 JP JP60011747A patent/JPS60171844A/ja active Pending
- 1985-01-28 US US06/695,269 patent/US4656471A/en not_active Expired - Fee Related
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|---|---|
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| DE3484468D1 (de) | 1991-05-23 |
| EP0150457A3 (en) | 1987-08-19 |
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