JPS6016467A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6016467A JPS6016467A JP12440983A JP12440983A JPS6016467A JP S6016467 A JPS6016467 A JP S6016467A JP 12440983 A JP12440983 A JP 12440983A JP 12440983 A JP12440983 A JP 12440983A JP S6016467 A JPS6016467 A JP S6016467A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、半導体装置は次のようにして製造されている。先
ず、ソース・ドレイン・ｒ−ト等の所ｇ ＳＤＧ形成予
定領域上に窒化膜を選択的に形成する。次いで、この窒
化膜をマスクにして選択熱酸化を施し、厚さ約１μ７ｎ
のフィールド酸化膜を形成して窒化膜を除去し、第１図
（Ａ）に示す如く、半導体基板１にフィールド酸化膜２
で分離されたＳＤＧ領域３を形成する。次いで、窒化膜
及びバッファ酸化膜を除去し、ＳＤＧ領域を露出する。
ず、ソース・ドレイン・ｒ−ト等の所ｇ ＳＤＧ形成予
定領域上に窒化膜を選択的に形成する。次いで、この窒
化膜をマスクにして選択熱酸化を施し、厚さ約１μ７ｎ
のフィールド酸化膜を形成して窒化膜を除去し、第１図
（Ａ）に示す如く、半導体基板１にフィールド酸化膜２
で分離されたＳＤＧ領域３を形成する。次いで、窒化膜
及びバッファ酸化膜を除去し、ＳＤＧ領域を露出する。
然る後、所定の化学的な前処理を施してから例えば９０
０℃の酸化性雰囲気にて酸化処理を施し、同図（Ｂ）に
示す如く、ＳＤＧ領域３上にダート酸化膜４を形成する
。次いで、ソース、ドレインの形成、取出電極の形成等
を行い、所定の仕様を満した半導体装置を得る。
０℃の酸化性雰囲気にて酸化処理を施し、同図（Ｂ）に
示す如く、ＳＤＧ領域３上にダート酸化膜４を形成する
。次いで、ソース、ドレインの形成、取出電極の形成等
を行い、所定の仕様を満した半導体装置を得る。
このようにして得られた半導体装置のダート酸化膜４の
ダート耐圧試験を行い、電界強度に対する不良品発生度
を調べると第２図に示す通りである。同図から明らかな
ように、シＩＪコン酸化膜であるダート酸化膜４の耐圧
値の９〜１０ ｍＶ／Ｃｒｎより低い１〜２ ｍＶ／ａ
ｎ以下や５〜６ｍＶ／ｍの耐圧値で不良品が発生してい
る。この原因は完全には解明されていないが、ＳＤＧ、
領域３を包っていた窒化膜から窒素等が半導体基板中に
侵入したシ、半導体基板中に含まれていた酸素やカーが
ンが析出し、これがダート酸化膜４の形成時に８１）Ｇ
領域３内に欠陥５を生じさせるために耐圧劣化が起きる
ものと考えられる。
ダート耐圧試験を行い、電界強度に対する不良品発生度
を調べると第２図に示す通りである。同図から明らかな
ように、シＩＪコン酸化膜であるダート酸化膜４の耐圧
値の９〜１０ ｍＶ／Ｃｒｎより低い１〜２ ｍＶ／ａ
ｎ以下や５〜６ｍＶ／ｍの耐圧値で不良品が発生してい
る。この原因は完全には解明されていないが、ＳＤＧ、
領域３を包っていた窒化膜から窒素等が半導体基板中に
侵入したシ、半導体基板中に含まれていた酸素やカーが
ンが析出し、これがダート酸化膜４の形成時に８１）Ｇ
領域３内に欠陥５を生じさせるために耐圧劣化が起きる
ものと考えられる。
本発明は、ダート耐圧の向上を達成した半導体装置を容
易に得ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。
易に得ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。
本発明は、超高真空下でシリコン膜を形成する工程を設
けたことによシ、ダート耐圧の向上を達成した半導体装
置を容易に得ることができる半導体装置の製造方法であ
る。
けたことによシ、ダート耐圧の向上を達成した半導体装
置を容易に得ることができる半導体装置の製造方法であ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、例えば第３図（６）に示す如く、シリコンからな
る半導体基板１０の素子領域予定部上に窒化膜１ノを形
成する。この時、図示はされていないが、この窒化膜と
半導体基板中にバッソア酸化膜を設けることは自明のこ
とである。次いで、窒化膜１１をマスクにして選択重化
を施し、同図（匂に示す如く、厚さ約１μｍｎのフィー
ルド酸化膜１２を形成した後、屋化膜１１を除去する。
る半導体基板１０の素子領域予定部上に窒化膜１ノを形
成する。この時、図示はされていないが、この窒化膜と
半導体基板中にバッソア酸化膜を設けることは自明のこ
とである。次いで、窒化膜１１をマスクにして選択重化
を施し、同図（匂に示す如く、厚さ約１μｍｎのフィー
ルド酸化膜１２を形成した後、屋化膜１１を除去する。
次に、半導体基板１０に所蔵の化学処理ケ施して露出し
た素子領域１３（以下、ＳＤＧ領域１３と記す。）の主
面？ｆ−消（４Ｆにする。
た素子領域１３（以下、ＳＤＧ領域１３と記す。）の主
面？ｆ−消（４Ｆにする。
次いで、同図（Ｃ’ｌに示す如く、半導体基板１０を超
高真空槽内に設置し、内部の残留〕ｆス圧を５ Ｘ １
０Ｔｏｒｒ前後に設置し、＄ＤＧ領域１３を含む半尋体
、シζ板１０上にシリコン膜１４をム“≠さ約１．１Ｊ
ＯＸ堆積した。
高真空槽内に設置し、内部の残留〕ｆス圧を５ Ｘ １
０Ｔｏｒｒ前後に設置し、＄ＤＧ領域１３を含む半尋体
、シζ板１０上にシリコン膜１４をム“≠さ約１．１Ｊ
ＯＸ堆積した。
次にこれを拡散炉内に移し、約９００℃の酸素ｄ囲気中
で３０分間酸化し、同図（Ｄ）に示す如く、シリコン膜
１４の６匹分を健さ約２００Ｘのり・−ト酸化膜１５に
変化させる。このとき、ＳＤＧ領域１３の基板側も若干
酸化が行われる。
で３０分間酸化し、同図（Ｄ）に示す如く、シリコン膜
１４の６匹分を健さ約２００Ｘのり・−ト酸化膜１５に
変化させる。このとき、ＳＤＧ領域１３の基板側も若干
酸化が行われる。
次いで、ダート酸化膜上に所定・ぞターンのダート電極
を形成した後、ソース、ドレイン及びこれらの取出電極
の形成、保護膜の被着を行い、所定の仕様を満した半導
体装置を得る。
を形成した後、ソース、ドレイン及びこれらの取出電極
の形成、保護膜の被着を行い、所定の仕様を満した半導
体装置を得る。
このようにして得られた半導体装置では、ｒ−ト酸化膜
１５は、フィールド酸化膜１２の形成後に新しく堆積し
たシリコン膜１４を酸化して形成ぜれている。つまシ、
酸化されるシリコン膜１４中には前述のような窒素や酸
素、カーボンがｔｌとんど存在しないため、酸化時に欠
陥が形成されなく無欠陥状態であるので、ダート酸化に
よって欠陥のないダート酸化膜１５を得ることができる
。その結果、ダート耐圧の向上を図ることができる。
１５は、フィールド酸化膜１２の形成後に新しく堆積し
たシリコン膜１４を酸化して形成ぜれている。つまシ、
酸化されるシリコン膜１４中には前述のような窒素や酸
素、カーボンがｔｌとんど存在しないため、酸化時に欠
陥が形成されなく無欠陥状態であるので、ダート酸化に
よって欠陥のないダート酸化膜１５を得ることができる
。その結果、ダート耐圧の向上を図ることができる。
因に、実施例にて得られた半導体装置のｙ −ト酸化膜
１６のｒ−ト耐圧試験を行い、砥界強展に対する不良品
発生度を調べたところ、第４図に示す結果を得た。同図
から明らかな如く、ダート耐圧破壊による不良品の発生
は、はとんどシリコン酸化膜の真の電気耐圧値でおる９
〜ｔ ｏ ｍＶ／ｃｍの範囲で起きていることが判った
。即ち、はぼ理論上の限界値までダート耐圧の向上が達
成されていることが判る。
１６のｒ−ト耐圧試験を行い、砥界強展に対する不良品
発生度を調べたところ、第４図に示す結果を得た。同図
から明らかな如く、ダート耐圧破壊による不良品の発生
は、はとんどシリコン酸化膜の真の電気耐圧値でおる９
〜ｔ ｏ ｍＶ／ｃｍの範囲で起きていることが判った
。即ち、はぼ理論上の限界値までダート耐圧の向上が達
成されていることが判る。
なお、シリコン膜１４の形成の前に施すＳＤＧ領域１３
の主面の洗浄は、シリコン膜１４の形成前に超高真空下
で７００〜１２００℃の温度で熱処理を施すことによシ
行っても良い。
の主面の洗浄は、シリコン膜１４の形成前に超高真空下
で７００〜１２００℃の温度で熱処理を施すことによシ
行っても良い。
また、シリコン膜１４は、ＳＤＧ領域１３でエピタキシ
ャル成長するような条件で形成しても良い。更に、シリ
コン膜１４の形成後に熱処理を施してシリコン膜１４を
エピタキシャル成長させても良い。この場合には、シリ
コン膜１４のみが酸化されるような膜厚、或はこれより
も厚い膜厚に設定しても良い。
ャル成長するような条件で形成しても良い。更に、シリ
コン膜１４の形成後に熱処理を施してシリコン膜１４を
エピタキシャル成長させても良い。この場合には、シリ
コン膜１４のみが酸化されるような膜厚、或はこれより
も厚い膜厚に設定しても良い。
〔発明の効果〕
以上説明した如く、本発明に・係る半導体装筒の製造方
法によれば、ダート耐圧の向上を達成した半導体装置を
容易に得ることができるものである。
法によれば、ダート耐圧の向上を達成した半導体装置を
容易に得ることができるものである。
第１図（局及び同図０３）は、従来の半導体装置の製造
方法を工程順に示す説明図、第２図及び第４図は、不良
発生頻度と欅界強度との関係を示す特性図、第３図（Ｎ
乃至同図υ）は、本発明方法を工程順に示す説明図であ
る。 １０・・・半導体基板、１１・・・窒化膜、１２・・・
フィールド酸化膜、１３・・・素子領域（ＳＤＧ領域）
、１４・・・シリコン膜、１５・・・ｒ−ト酸化膜Ｏ出
願人代理人 弁理土鈴 江 武 彦 第１図 第２図
方法を工程順に示す説明図、第２図及び第４図は、不良
発生頻度と欅界強度との関係を示す特性図、第３図（Ｎ
乃至同図υ）は、本発明方法を工程順に示す説明図であ
る。 １０・・・半導体基板、１１・・・窒化膜、１２・・・
フィールド酸化膜、１３・・・素子領域（ＳＤＧ領域）
、１４・・・シリコン膜、１５・・・ｒ−ト酸化膜Ｏ出
願人代理人 弁理土鈴 江 武 彦 第１図 第２図
Claims (1)
- 半導体基板に選択酸化によル素子領域予定部を囲むフィ
ールド酸化膜を形成する工程と、次いで、前記素子領域
予定部及び前記フィールド酸化膜の表面を露出して該表
面上に超高真空下でシリコン膜を形成する工程と、前記
シリコン膜を酸化してダート酸化膜を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12440983A JPS6016467A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12440983A JPS6016467A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016467A true JPS6016467A (ja) | 1985-01-28 |
Family
ID=14884751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12440983A Pending JPS6016467A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016467A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142278A (en) * | 1975-06-02 | 1976-12-07 | Nec Corp | Insulated-gate type fet |
-
1983
- 1983-07-08 JP JP12440983A patent/JPS6016467A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142278A (en) * | 1975-06-02 | 1976-12-07 | Nec Corp | Insulated-gate type fet |
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