JPS58201331A - シリコン半導体素子の製造方法 - Google Patents

シリコン半導体素子の製造方法

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JPS58201331A
JPS58201331A JP58042497A JP4249783A JPS58201331A JP S58201331 A JPS58201331 A JP S58201331A JP 58042497 A JP58042497 A JP 58042497A JP 4249783 A JP4249783 A JP 4249783A JP S58201331 A JPS58201331 A JP S58201331A
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JP
Japan
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annealing
silicon semiconductor
hydrogen
defects
semiconductor element
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JP58042497A
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English (en)
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エミリ−・マエ・フアヨ
カ−ル・ヘンリ−・オ−ナ−
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明はシリコン半導体素子の製造方法に係る・〔従来
技術〕 ＶＬＳ　Ｉ回路素子の微細な寸法は、極めて厳密な材料
特性の制御を必要とする。以前の低密度素子に於て許容
され得た材料の微小欠陥は、今日の高密度集積回路素子
に於ては大きな問題となり、それらの素子を使用に於て
不適当にすることが多い０集積回路はチップ又はウエノ
・上に−まとめに製造されるために、微小欠陥がウェハ
全体を使用不可能にし又は少くとも合格又は不合格のい
ずれかにチップを選別せざるを得なくし得る◇半導体素
子に於ける接合及びパイプ漏洩は、素子の完全性にとっ
て特に不利である。従来技術に於ては、種々の処理工程
間のアニーリングによって、上記及び他の欠陥を最小限
にし又は除去する、ことが試みられている。
米国特許第４１４９９０５号の明細書は、ウェハの表面
から不純物を除き、従って酸化後に積層欠陥が形成され
る位置を限定するために、酸化の直前にアルゴン及び塩
化水素によりウェハをアニーリングすることを開示して
いる。
米国特許第４１５５４８６号の明細書は、極めて低い欠
陥レベルのシリコン・エピタキシャル層を付着する方法
を開示してし・る０この方法に於ては、エビタシャル層
が形成される前に、基板が水素中に於て１１２０乃至１
１８０°Ｃでベーキングされる。
〔本発明の概要〕
接合及びパイプ漏洩の欠陥を有しない半導体素子が形成
される様に、エピタキシャル層を形成する工程とその層
を酸化する工程との間に水素によるアニーリング工程を
挿入することによって、エピタキシャル層に於ける電気
的に活性の欠陥が実質的に除かれる。
〔本発明の実施例〕
典型的なシリコン半導体集積回路構造体左つェハ上に形
成するために用いられる本質的工程を椴略的に示してい
る下記の要約如於ては、従来技術に於て周知であって本
発明の要旨を成すものではない、清浄化、フォトレジス
ト付着、マヌク形成等の詳細な工程は示されておらず、
本発明の方法に於ける改良部分を成す工程の前及び直後
の工程だけが示されている。
（本質的工程の要約） １、第１酸化。
２　サブコレクタ領域の拡散。
６、　サブコレクタの酸化。
４、分離拡散及びドライブ・イン。
５、　　Ｎ型シリコンのエピタキシャル層の形成。
６、水素によるアニーリング（新規な処理工程）・７、
　エピタキシャル層の酸化。
水素によるアニーリングは、好ましくは９００°Ｃであ
る８ｎ口乃至９００°Ｃの範囲の温度で、最適には約６
０分である２０乃至４０分の時間の間行われる。４０分
よりも長時間の間行われた場合には、漏洩に於ける改良
は少ししか又は全く観察さねない。周囲雰囲気のガスは
、大気圧に於ける、純粋な水素又はフォーミング拳ガス
（〜１０％Ｈ２）の如き水素を含む周囲雰囲気である。
上記水素の周囲雰囲気は、シリコン表面及び／若しくは
その近傍に作用して、核発生位置を生ぜしめそして／又
はバルクから移動させろ０その結果、漏洩に通常関連す
る汚染不純物が・くルク領域から失われて、核発生中心
に集められろ０上記機構に加えて、アニーリングのため
の水素の周囲雰囲気は、エピタキシャル層に於ける積層
欠陥の６ｎと電気的に活性の欠陥を不活性にすること力
１示された。その様な結晶欠陥自体は、その様な格子欠
陥を有する良好な素子構造体が従来製造されて（・るの
で、漏洩の原因ではない。しかしな力１ら、その様な欠
陥は、重金属の如き周囲の汚染不純物なゲッタリングし
て、電気的に活性の格子欠陥を生ぜしめることが知られ
ている。上記アニーリングは、高い蒸気圧の水素化物を
形成する二とりこより汚染物を蒸発させるものと考えら
れる０（ａ）何らアニーリングが行われな（・場合、（
ｂ）アルゴンによるアニーリングが行われた場合、及び
（ｃ）水素のフォーミング拳ガスによるアユ−１ノング
カ１行われた場合の実験が各々別個に行われた。各々の
場合に於ける電気的に活性の欠陥の数をま（ａ）２８０
、（ｂ）１１及び（Ｃ）０であり、これはアニーリング
が何ら行われないよりも行われた方が効力力１ありそし
てアルゴンによるアニーリングよりも水素に＼よるアニ
ーリングの方が効力があることを示している０他のすべ
ての処理のノくラメータ及び素子のパラメータは同一で
あった。この結果は、（ａ）何らアニーリングが行われ
ない場合、（ｂ）エピタキシャル反応装置中でＨ２によ
るアニーリングが行われた場合、（Ｃ）酸化用の管中で
Ｎ２によるアユ−１ノングが行われた場合、及び（ｄ）
酸化用の管中でフォーミング・ガス（１０％Ｈ２）によ
るアニーリングが行われた場合について、浮遊帯域のウ
エノ″−（格子間酸素を有していない）を用いて行われ
た他の実験に於て実証された。各々の平均ＭＯ８寿命（
μ８ｅｅ）は、（ａｌ　０．０１、（ｂ）　０．２、（
ｃ）　０．　ｏ　ｉ、及びω）０．３であった。
低温の水素の周囲雰囲気によるアニーリングが、エピタ
キシャル層中の欠陥を減少させるために特に効果的であ
ることが解ったが、処理の他の段階に於て同様なアニー
リングを用（・ても、欠陥を減少させるために同様に効
果的であることが示された。

Claims (1)

  1. 【特許請求の範囲】 シリコン拳ウェハ上にエピタキシャル層を成長させる工
    程及び上記エピタキシャル層を酸化する工程を含む、シ
    リコン半導体素子の製造方法に於て、 １０乃至１００％の水素を含む周囲雰囲気中に於て、８
    ００乃至１０”ＯＤｏＣの温変で、２０乃至４０分間い
    ウェハをアニーリングする工程を上記２つの工程の間に
    含むことを特徴とする、シリコン半導体素子の製造方法
    。
JP58042497A 1982-05-12 1983-03-16 シリコン半導体素子の製造方法 Pending JPS58201331A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US37729582A 1982-05-12 1982-05-12
US377295 1982-05-12

Publications (1)

Publication Number Publication Date
JPS58201331A true JPS58201331A (ja) 1983-11-24

Family

ID=23488534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58042497A Pending JPS58201331A (ja) 1982-05-12 1983-03-16 シリコン半導体素子の製造方法

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EP (1) EP0093848A3 (ja)
JP (1) JPS58201331A (ja)

Families Citing this family (2)

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JPS53102676A (en) * 1977-02-21 1978-09-07 Sony Corp Preventing method for lamination fault

Family Cites Families (3)

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Publication number Publication date
EP0093848A2 (en) 1983-11-16
EP0093848A3 (en) 1986-03-26

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