JPS60136230A - 基板表面の整形装置 - Google Patents

基板表面の整形装置

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JPS60136230A
JPS60136230A JP24310183A JP24310183A JPS60136230A JP S60136230 A JPS60136230 A JP S60136230A JP 24310183 A JP24310183 A JP 24310183A JP 24310183 A JP24310183 A JP 24310183A JP S60136230 A JPS60136230 A JP S60136230A
Authority
JP
Japan
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substrate
electrode
magnetic field
target
plasma
Prior art date
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Pending
Application number
JP24310183A
Other languages
English (en)
Inventor
Hisaharu Obinata
小日向　久治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Nihon Shinku Gijutsu KK
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Filing date
Publication date
Application filed by Ulvac Inc, Nihon Shinku Gijutsu KK filed Critical Ulvac Inc
Priority to JP24310183A priority Critical patent/JPS60136230A/ja
Publication of JPS60136230A publication Critical patent/JPS60136230A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は主として半導体素子の表面の整形装置に関する
。
一般にＶＬＳＩの素子を形成する場合絶縁性或は導電性
の薄膜が多層にしかも微細なパターンを有して形成され
るが、第１図示のように膜ａは島状の下層すの上面に於
ては突状部０を有する膜となり、その上に形成される次
の膜ｄの表面を平坦に形成出来ない不都合を生ずる。こ
うした突状部０の発生はバイアススパッタ法により膜ａ
を形成することである程度は防けるが、近時のように微
細でプラズマの衝ｗでダメージを受け易い素子には約−
１００ｖ以上のバイアス電圧を加えるバイアススパッタ
法はＡｒ＋のエネルギが大きすぎて不適当である。
またパターンの微細化に伴ないＶＬＳＩの配線等に使わ
れる金属やシリサイドを良好なステップカバレージでス
パッタすることが要求されるが、この要求を満足すべく
基板に約−１００ｖ以上の負のバイアス電位を印加して
成膜中にＡｒ＋で基板を衝撃するバイアススパッタを行
なうと前記したように素子が破壊されて好ましくない。
本発明は平坦でしかもステップカバレージの良い整形さ
れた成膜を素子にダメージを与えることなく行なえる装
置を提供することを目的としたもので、基板を取付けた
基板電極とターゲットを取付けたタルゲット宵、極を真
空中で対向させ１ターゲツト電極に負の電位を与えて該
基板の表面に成膜する式のものに於て、基板電極及びタ
ーゲット電極に略垂直な磁場を形成する磁界発生手段を
設けたことを特徴とする〇本発明の実施例を図面につき
説明するに、その第２図に於て、（１）は基板（２）を
取付けた基板電極、（３）は絶縁物、金属やシリサイド
等のターゲット（４）全取付けたターゲット電極を示し
、これら電極（１）（３１は真空室（１り内に互に対向
して設けられる。
通常のスパッタの場合ターゲット電極（３）にＲＦ電源
又はＤｏ電源から電力が投入され基板電極（１）はＲＦ
電源又はＤｏｇ源から電力が投入されるか或は７０−テ
ィング状態とされるが、バイアススパッタの場合には例
えば仝図示のように両電極（１）　（３１’にマツチン
グボックス（５）　（６）　を介してＲＦ電源（力（８
）に接続し、スパッター成膜中に基板電極（１）に負の
バイアス電位を与えるように制御される。
以上の構成は従来のスパッタリング装置と特に変わりが
ないがこの構成では平坦でしかもステップカバレージの
良い整形された成膜を微細なパターンを有する素子に対
して行なうことは困難であるので本発明に於ては両電極
（１）　＋３＋に対して略垂直の磁場Ｑ［）を形成する
磁界発生手段（１］）を設け、両電極（１）　（３１間
に発生するプラズマを磁場（１０）により収束させるよ
うにした。該磁界発生手段αＤは第２図示のように両電
極（１）　（３１の周囲に夫々設けた電磁石（＋１ａ）
（１１ａ）で構成され或は第３図示のように永久磁石（
１１ｂ）　（１ｌ　ｂ）を電極（１）（３）の周囲に配
置して構成される。
尚、ターゲラ）１４１極（３）は第４図のようにターゲ
ット（４）の背後に磁石（１４ヲ設けたマグネトロン式
のものであってもよい。また両電極（１）（３）に夫々
ＤＣ％源（９）　（９）を第６図示のように接続し或は
第７図示のように１台のＲＦ電源（８）から両電極（１
）（３）に電力を与えるように接続することも可能であ
る。
その作動を第２図示のＲＦスパッターの場合につき説明
する。
両電極（１１（３１にマツチングボックス（５１（６）
　′ｆ：介してＲＦ電源（７）　（８）から電力を投入
するとターゲット（４）の前面にプラズマが発生し、同
時に電極（１）　（３）で囲まれた空間にもプラズ了が
発生して真空室（１３）内に導入したＡｒガスがイオン
化され、スパッタリングが始まる。
この場合周囲に拡散しようとするプラズマは磁場α呻の
作用で収束されられるので強いプラズマとなり、多くの
Ａｒ＋を発生させ得、基板電極（１）に−１００ｖ以下
の弱いバイアス電圧が印加されていＣも充分に多くのＡ
　ｒ＋ｆ流入させることが出来・しかもバイアス電圧が
弱いのでＡｒ十の基板（２）への突入エネルギも小さく
、基板（２）に形成された微細なパターンを有するＬＳ
Ｉ素子へダメージを与えることなく第５図示のような平
坦でステップカバレージの良い薄膜を形成することが出
来る。
基板電極（１）にバイアス電圧を与えずにアースより浮
かしたフローティング状態とし１ターゲツト電極（３）
との間にその電位よりも低いバイアス電圧状態が得られ
るようにした場合でも基板（１）に十分なＡｒ十を流人
させることが出来、平坦でステップカバレージの良い整
形された成膜ヲ行なえる。
このように本発明によるときは基板電極及びターゲット
電極に略垂直な磁場全形成する磁界発生手段を設けたの
で基板電極のバイアス電位が小さくてもＡｒ＋を基板に
十分に流入させ得、破壊され易い敏感素子パターンにダ
メージを与えることなく平坦でステップカバレージの良
い整形された成膜を行なえる等の効果がある。
【図面の簡単な説明】
第１図は従来の成膜状態を示す断面向、第２図は本発明
の実施例のｌｙｉ面図、第３図及び第４図、第６図及び
第７図は本発明の他の実施例の断面図、第５図は本発明
の装置による成膜状態を示す断面図である。 （１）・・・基板電極　（２）・・・基板　（３）・・
・ターゲット電極（４）・・・ターゲラ）　、　、（１
０）・・・磁場　（ｌυ・・・磁界発生手段特許出願人
　日本真空技術株式会社 外２名 手続補正書 昭和６９５１２　月４ａ 特許庁長官殿 １、事件の表示 昭和５８年特許願第２４５１０１号 ２、発明の名称 基板表面の整形装置　− ３、補正をする者 事件との関係　特許出願人 日本真空技術株式会社 ４、代　理　人 ５、補正命令の日付（自発） 昭和　年　月　日 ６、　補正の対象 明細書の［特許請求の範囲」及び「発明の詳細な説明」
の欄 ７、　補正の内容 （１）特許請求の範囲を別紙の通シ訂正する。 （２）　明細書第５頁第６行目に「・・・収束されられ
る・・・」と・あ４るを「・・・収束させられる・・・
Ｊに訂正する。 ２、特許請求の範囲 基板を取付けた基板電極とターゲットを取付けたターゲ
ット電極全真空中で対向させ、ターゲット電極に負の電
位を与えて該基板の表面に成膜する式の−ものに於て、
基板電極及びターゲット１！極に略垂直な磁場を形成す
る磁界発生手段を設けたことを特徴とする基板表面の整
形装置。

Claims (1)

    【特許請求の範囲】
  1. 基板を取付けた基板電極とターゲットを取付けたターゲ
    ット電極を真空中で対向させ、ターゲット電極に負の電
    位差を与えて該基板の表面に成膜する式のものに於て、
    基板電極及びターゲット電極に略垂直な磁場を形成する
    磁界発生手段を設けたことを特徴とする基板表面の整形
    装置。
JP24310183A 1983-12-24 1983-12-24 基板表面の整形装置 Pending JPS60136230A (ja)

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