JPS60109241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60109241A JPS60109241A JP21713383A JP21713383A JPS60109241A JP S60109241 A JPS60109241 A JP S60109241A JP 21713383 A JP21713383 A JP 21713383A JP 21713383 A JP21713383 A JP 21713383A JP S60109241 A JPS60109241 A JP S60109241A
- Authority
- JP
- Japan
- Prior art keywords
- output
- monitor
- substrate
- nand gate
- input terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置の製造方法に係り、特に大型マスタ
ースライスロジックの不良解析方法に関する。
ースライスロジックの不良解析方法に関する。
（ｂｌ 従来技術と問題点
近年に至り大型マスタースライスロジックの需要が広が
り、活発に開発が行われている。ところが昨今のように
素子が大規模化して来ると、論理がますます複雑となり
、不良解析を行う・場合にアウトプットデータからの遡
及が困難となる。更にセミカスタム・メイド品種は論理
が品種毎に異なることも、この困難さを一層増大する。
り、活発に開発が行われている。ところが昨今のように
素子が大規模化して来ると、論理がますます複雑となり
、不良解析を行う・場合にアウトプットデータからの遡
及が困難となる。更にセミカスタム・メイド品種は論理
が品種毎に異なることも、この困難さを一層増大する。
そのためかかるロジック品種の不良解析は容易ではなく
、しかも膨大な工数を必要とする。
、しかも膨大な工数を必要とする。
歩留りを向上させ、信頼度をより高くするには不良解析
を正確且つ迅速に行い、欠陥を定量的に把握することを
要する。
を正確且つ迅速に行い、欠陥を定量的に把握することを
要する。
（Ｃ１発明の目的
本発明の目的は、大型マスタースライスロジックの不良
解析を的確且つ容易に行うことの可能な半導体装置の製
造方法を提供することにある。
解析を的確且つ容易に行うことの可能な半導体装置の製
造方法を提供することにある。
ｔｄｌ 発明の構成
本発明の特徴は、半導体基板に素子形成工程を施して所
望の半導体素子を製造するに際し、所定の論理演算素子
をマトリックス状に配列せるモニタ素子を前記所望の半
導体素子とともに同一工程において作成し、前記モニタ
素子を解析することにより前記製造された半導体素子の
不良モードを知ることにある。
望の半導体素子を製造するに際し、所定の論理演算素子
をマトリックス状に配列せるモニタ素子を前記所望の半
導体素子とともに同一工程において作成し、前記モニタ
素子を解析することにより前記製造された半導体素子の
不良モードを知ることにある。
（ｅｌ 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第１図は上記一実施例の素子形成工程におけるウェーハ
・ロフトの構成を示す図で、ｌは所望の素子を作成する
ための被処理半導体基板、２はモニタ素子を形成するた
めのモニタ基板でアル。
・ロフトの構成を示す図で、ｌは所望の素子を作成する
ための被処理半導体基板、２はモニタ素子を形成するた
めのモニタ基板でアル。
本実施例では上述のように、ウェーハ・ロフトを被処理
半導体基板１とモニタ基板２とをもって構成し、このウ
ェーハ・ロットに対して素子形成工程を施すことにより
、モニタ基板２に被処理半導体基板に対するのと同一の
処理を施した。
半導体基板１とモニタ基板２とをもって構成し、このウ
ェーハ・ロットに対して素子形成工程を施すことにより
、モニタ基板２に被処理半導体基板に対するのと同一の
処理を施した。
第２図は上述のようにしてモニタ基板２を示す平面図、
第３図はモニタ基板２に作成されたモニタ素子３の回路
構成を示す回路図である。
第３図はモニタ基板２に作成されたモニタ素子３の回路
構成を示す回路図である。
第３図において、４はマトリックス状に配列された論理
演算素子で、本実施例ではＮＡＮＤゲートを用いた。ま
た５は出力回路でＮＡＮＤ増幅機能を備えたＮＡＮＤゲ
ート、ＶＯＯ，ＶＯＩ、 ・、 Ｖｎは外部入力端子、
ＨＯＩ、 ＨＯ２，・・・、Ｈｍは外部出力端子を示す
。
演算素子で、本実施例ではＮＡＮＤゲートを用いた。ま
た５は出力回路でＮＡＮＤ増幅機能を備えたＮＡＮＤゲ
ート、ＶＯＯ，ＶＯＩ、 ・、 Ｖｎは外部入力端子、
ＨＯＩ、 ＨＯ２，・・・、Ｈｍは外部出力端子を示す
。
上記ＮＡＮＤゲート４及び出力回路５はいずれも、入力
端の一方は入力端子Ｖｏｏ〜Ｖｎに接続され、他方は前
段（図の上側）のＮＡＮＤゲートに接続されている。ま
た最終段のＮＡＮＤゲート４の出力は出力回路５を介し
て出力端子ＨＯＩ〜Ｈｍにそれぞれ接続されるとともに
、初段のＮＡＮＤゲートの一方に入力され、各列毎にリ
ング・オシレータを構成している。
端の一方は入力端子Ｖｏｏ〜Ｖｎに接続され、他方は前
段（図の上側）のＮＡＮＤゲートに接続されている。ま
た最終段のＮＡＮＤゲート４の出力は出力回路５を介し
て出力端子ＨＯＩ〜Ｈｍにそれぞれ接続されるとともに
、初段のＮＡＮＤゲートの一方に入力され、各列毎にリ
ング・オシレータを構成している。
次にこのモニタ素子３を用いて行う解析方法について説
明する。
明する。
モニタ素子３の解析は、各外部入力端子ＶＯＯ。
Ｖ ０１ 、・・・、Ｖｎに下記のように信号を加えな
がら、各出力端子ＨＯＩ、 ＨＯ２，・・・、Ｈｍの出
力信号を調べることにより行う。
がら、各出力端子ＨＯＩ、 ＨＯ２，・・・、Ｈｍの出
力信号を調べることにより行う。
まず第４図に見られる如く、出力回路５にたいする入力
端子ｖ００には’ Ｈ’ （Ｈｉｇｈ）と’Ｌ’ （Ｌ
ｏｕ ）を交互に加え〔同図（ａ）） 、ＶＯｌ”Ｖ
ｎは総て“Ｌ’ （同図（ｂ）〕とする。ＮＡＮＤゲー
トの出力は、２つの入力が何れも°Ｈ”の時のみ“Ｌ′
。
端子ｖ００には’ Ｈ’ （Ｈｉｇｈ）と’Ｌ’ （Ｌ
ｏｕ ）を交互に加え〔同図（ａ）） 、ＶＯｌ”Ｖ
ｎは総て“Ｌ’ （同図（ｂ）〕とする。ＮＡＮＤゲー
トの出力は、２つの入力が何れも°Ｈ”の時のみ“Ｌ′
。
他の場合には“Ｈｏであるから、第１段の′Ｎ Ａ Ｎ
Ｄゲート４−１から出力回路５の総てに対し“Ｈｏが出
力され〔同図（Ｃ１）、従って外部出力端子Ｈ０１゜Ｈ
Ｏ２，＝ｚ Ｈｍではｖｏｏが°Ｈ’ のときｌ Ｌ
Ｉ。
Ｄゲート４−１から出力回路５の総てに対し“Ｈｏが出
力され〔同図（Ｃ１）、従って外部出力端子Ｈ０１゜Ｈ
Ｏ２，＝ｚ Ｈｍではｖｏｏが°Ｈ’ のときｌ Ｌ
Ｉ。
“Ｈｏのときには°Ｌ°と、反転した信号が出力される
〔同図（ｄ）〕。
〔同図（ｄ）〕。
ここで検知された出力信号が上述のように■００の入力
信号と反転しない端子があれば、その列の出力回路５ま
たはＮＡＮＤゲートの少なくとも一方に何らかの異常が
あることとなる。
信号と反転しない端子があれば、その列の出力回路５ま
たはＮＡＮＤゲートの少なくとも一方に何らかの異常が
あることとなる。
次に外部入力端子■００は“Ｈ”に固定し、第１段のＮ
ＡＮＤゲート４−１に対する外部入力端子Ｖ０１に“Ｈ
” と“Ｌ”を交互に加え、他の外部入力端子■０２．
・・・、Ｖｎはｌ Ｌ ｌ に固定する。今度は第１段
のＮＡＮＤゲート４−１の出力信号がＶＯＩの入力信号
に対して反転し、これが更に出力回路５によって反転さ
れ、従って外部出力端子Ｈ０１、・・・。
ＡＮＤゲート４−１に対する外部入力端子Ｖ０１に“Ｈ
” と“Ｌ”を交互に加え、他の外部入力端子■０２．
・・・、Ｖｎはｌ Ｌ ｌ に固定する。今度は第１段
のＮＡＮＤゲート４−１の出力信号がＶＯＩの入力信号
に対して反転し、これが更に出力回路５によって反転さ
れ、従って外部出力端子Ｈ０１、・・・。
Ｈｍからの出力はＶＯＩにおける入力と一致する。
この場合には何れかの外部出力端子の出力が上記ＶＯＩ
における入力と一致せず、しかも前段の試験で異常がな
ければ、この列の第２段のＮＡＮＤゲートに異常がある
こととなる。
における入力と一致せず、しかも前段の試験で異常がな
ければ、この列の第２段のＮＡＮＤゲートに異常がある
こととなる。
以下順次箱ｉ段の外部入力端子Ｖｉに“Ｈｏと“Ｌ”を
交互に加えト当該段より前の外部入力端子ＶＯＯ〜Ｖｉ
−１は総て’Ｈ’ 、後段（７）Ｖｉ＋１〜Ｖｎは総て
“Ｌ”に固定して、外部出力端子の出力信号を調べて行
く。ここでｉが奇数のときは偶数回反転されるので出力
信号は入力信号と一致し、ｉが偶数のときは奇数回反転
されて入力信号を反転した出力信号が得られる。もしこ
の関係からはずれた出力信号が検知されたならば、その
列番号ｊと入力を加えた外部入力端子の段数ｉとから、
第ｉ＋１段、第ｊ列のＮＡＮＤゲートに異常があること
が判る。
交互に加えト当該段より前の外部入力端子ＶＯＯ〜Ｖｉ
−１は総て’Ｈ’ 、後段（７）Ｖｉ＋１〜Ｖｎは総て
“Ｌ”に固定して、外部出力端子の出力信号を調べて行
く。ここでｉが奇数のときは偶数回反転されるので出力
信号は入力信号と一致し、ｉが偶数のときは奇数回反転
されて入力信号を反転した出力信号が得られる。もしこ
の関係からはずれた出力信号が検知されたならば、その
列番号ｊと入力を加えた外部入力端子の段数ｉとから、
第ｉ＋１段、第ｊ列のＮＡＮＤゲートに異常があること
が判る。
このように本実施例では外部入力端子を走査することに
よって、異常箇所を容易に見出すことが出来る。異常箇
所が発見出来ればその部分を例えば目視検査等によって
その異常を発生させた工程を知ることは容易である。ま
たモニタ基板２内の不良のモード、率１分布等を調べる
ことにより、同一工程において製作したウェーハ・ロフ
ト内の不良の発生状態１発生工程やその原因等を推定出
来る。もし上記ウェーハ・ロフトの半導体基板ｌ内の不
良を直接解析しようとても、不良箇所を見つけるだけで
膨大な工数を要するのはならず、それだけの工数を費や
しても不良箇所を確実に検出し得る保証はなく、的確な
不良解析は期待し得なかった。これに対し本実施例では
上述のように外部入力端子に所定の信号を入力させ、こ
れと外部出力端子の出力と比較することによって的確且
つ容易に不良箇所を特定することが出来る。この試験に
要する時間はごく僅かであるため、大量の素子例えば作
成した総てのモニタ基板２上のモニタ素子全部について
実施することが可能であり、几集団に対するサンプリン
グ数を大きくすることが出来る。モニタ基板２はウェー
ハ・ロフトの本体である半導体基板１とは同一工程で処
理されているので、モニタ基板２内の不良発生モードを
上述のように多数の試料によって確定できれば、これは
高精度で本体の状態を代表するものと見なすことが出来
、的確な不良対策が可能となる。
よって、異常箇所を容易に見出すことが出来る。異常箇
所が発見出来ればその部分を例えば目視検査等によって
その異常を発生させた工程を知ることは容易である。ま
たモニタ基板２内の不良のモード、率１分布等を調べる
ことにより、同一工程において製作したウェーハ・ロフ
ト内の不良の発生状態１発生工程やその原因等を推定出
来る。もし上記ウェーハ・ロフトの半導体基板ｌ内の不
良を直接解析しようとても、不良箇所を見つけるだけで
膨大な工数を要するのはならず、それだけの工数を費や
しても不良箇所を確実に検出し得る保証はなく、的確な
不良解析は期待し得なかった。これに対し本実施例では
上述のように外部入力端子に所定の信号を入力させ、こ
れと外部出力端子の出力と比較することによって的確且
つ容易に不良箇所を特定することが出来る。この試験に
要する時間はごく僅かであるため、大量の素子例えば作
成した総てのモニタ基板２上のモニタ素子全部について
実施することが可能であり、几集団に対するサンプリン
グ数を大きくすることが出来る。モニタ基板２はウェー
ハ・ロフトの本体である半導体基板１とは同一工程で処
理されているので、モニタ基板２内の不良発生モードを
上述のように多数の試料によって確定できれば、これは
高精度で本体の状態を代表するものと見なすことが出来
、的確な不良対策が可能となる。
上記モニタ素子３は更に次のような解析も可能である。
即ち、前述したよう軽モニタ素子３のＮＡＮＤゲート４
はリング・オシレータを構成しているので、外部入力端
子ＶＯＯ，ＶＯＩ、・・・、Ｖｎに入力を加えない状態
で、所定の周波数で発振を行う。従って外部出力亀子Ｈ
０１、・・・、Ｈｍのそれぞれの出力を調べることによ
り、異常のある列を検知することが出来る。但しリング
・オシレータを構成するには、ＮＡＮＤゲートを奇数段
としておくことが必要である。
はリング・オシレータを構成しているので、外部入力端
子ＶＯＯ，ＶＯＩ、・・・、Ｖｎに入力を加えない状態
で、所定の周波数で発振を行う。従って外部出力亀子Ｈ
０１、・・・、Ｈｍのそれぞれの出力を調べることによ
り、異常のある列を検知することが出来る。但しリング
・オシレータを構成するには、ＮＡＮＤゲートを奇数段
としておくことが必要である。
本発明は更に上記一実施例を種々変形して実施例し得る
。
。
即ち上記一実施例ではモニタ素子３をＮＡＮＤゲートを
用いて構成したが、これに変えて他の論理ゲートを用い
て構成することも可能である。ただその場合には信号の
与え方が上記一実施例に比較して複雑となる。
用いて構成したが、これに変えて他の論理ゲートを用い
て構成することも可能である。ただその場合には信号の
与え方が上記一実施例に比較して複雑となる。
また上記一実施例ではモニタ専用の基板を作成したが、
ウェーハ・ロフト本体の半導体基板１上に所定のモニタ
素子を１個あるいは２個以上形成するよ今にしても良く
、必ずしもモニタ専用の基板を用いる必要はない。更に
モニタ素子の数及びモニタ基板を用いる場合のモニタ基
板の数等も特に限定する必要はない。
ウェーハ・ロフト本体の半導体基板１上に所定のモニタ
素子を１個あるいは２個以上形成するよ今にしても良く
、必ずしもモニタ専用の基板を用いる必要はない。更に
モニタ素子の数及びモニタ基板を用いる場合のモニタ基
板の数等も特に限定する必要はない。
ｉｆ） 発明の詳細
な説明した如く本実施例によれば、大型マスタースライ
スロジックの不良解析を的確且つ容易に行うことが可能
となる。
スロジックの不良解析を的確且つ容易に行うことが可能
となる。
第１図〜第４図は本発明の一実施例を示す図で、第１図
は本発明の半導体装置の製造方法におけるウェーハ・ロ
フトの構成を模式的に示す図、第２図はモニタ基板の構
成を示す平面図、第３図はモニタ素子の回路構成を示す
回路図、第４図は解析法を説明するためのタイミング図
である。 図において、■は半導体基板、２はモニタ基板、３はモ
ニタ素子、４はマトリックス状に配列されたＮＡＮＤゲ
ートで、４−１．４−２．−、 ４−ｎは上記マトリッ
クスの各段、５は出力回路、ｖｏｏ、ｖｏｌ、・・・、
Ｖｎは外部入力端子、Ｈ０１、・・・、 ｌ（ｍは外部
出力端子を示す。 第１図 第 ２１１ 第 ３１ に）。ｒ （ｄ）ト溜抄−−−一
は本発明の半導体装置の製造方法におけるウェーハ・ロ
フトの構成を模式的に示す図、第２図はモニタ基板の構
成を示す平面図、第３図はモニタ素子の回路構成を示す
回路図、第４図は解析法を説明するためのタイミング図
である。 図において、■は半導体基板、２はモニタ基板、３はモ
ニタ素子、４はマトリックス状に配列されたＮＡＮＤゲ
ートで、４−１．４−２．−、 ４−ｎは上記マトリッ
クスの各段、５は出力回路、ｖｏｏ、ｖｏｌ、・・・、
Ｖｎは外部入力端子、Ｈ０１、・・・、 ｌ（ｍは外部
出力端子を示す。 第１図 第 ２１１ 第 ３１ に）。ｒ （ｄ）ト溜抄−−−一
Claims (1)
- 半導体基板に素子形成工程を施して所望の半導体素子を
製造するに際し、所定の論理演算素子をマトリックス状
に配列せるモニタ素子を前記所望の半導体素子とともに
同一工程において作成し、前記モニタ素子を解析するこ
とにより前記製造された半導体素子の不良モードを知る
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21713383A JPS60109241A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21713383A JPS60109241A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109241A true JPS60109241A (ja) | 1985-06-14 |
| JPS6313345B2 JPS6313345B2 (ja) | 1988-03-25 |
Family
ID=16699368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21713383A Granted JPS60109241A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109241A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621374A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Acceleration evaluation method for semiconductor memory device |
| JPS57105898A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Field programmable element |
-
1983
- 1983-11-17 JP JP21713383A patent/JPS60109241A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621374A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Acceleration evaluation method for semiconductor memory device |
| JPS57105898A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Field programmable element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313345B2 (ja) | 1988-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4601034A (en) | Method and apparatus for testing very large scale integrated memory circuits | |
| JPH0645418A (ja) | 半導体テストシステム、半導体テスト方法、半導体集積回路の配線パターン作成方法および半導体集積回路 | |
| JPS60109241A (ja) | 半導体装置の製造方法 | |
| JPH0312099A (ja) | 直列データ伝送路を有する記録素子のテスト方法 | |
| JP2000304829A (ja) | 半導体検査方法 | |
| JPH11204597A (ja) | 半導体装置の製造方法および半導体ウエハ | |
| JP4863547B2 (ja) | Ｂｉｓｔ回路内蔵半導体集積回路装置 | |
| US7212032B1 (en) | Method and apparatus for monitoring yield of integrated circuits | |
| JPH03264870A (ja) | 混成集積回路の検査方法 | |
| JP3167916B2 (ja) | 半導体集積回路 | |
| JPS61156828A (ja) | 半導体装置 | |
| JPH0259967A (ja) | テスト容易化回路設計方法 | |
| JPH0224583A (ja) | 半導体測定装置 | |
| JPH03116943A (ja) | 検査機能を有する半導体集積回路 | |
| KR100314126B1 (ko) | 스캔 테스트 패스를 가진 집적회로와 그 테스트 방법 | |
| JPH10229110A (ja) | 半導体装置製造方法及びその半導体装置製造方法で製造された半導体装置 | |
| JPH0922930A (ja) | 製品検査方法 | |
| JPH03277986A (ja) | 混成集積回路検査装置の検査校正方法 | |
| JPH04324379A (ja) | 集積回路試験装置 | |
| JPS60147127A (ja) | 内部信号テスト回路付集積回路 | |
| JPH02118476A (ja) | 半導体集積回路装置 | |
| JPH0634712A (ja) | 故障診断方式 | |
| KR20210070657A (ko) | 레퍼런스 관통 전극을 이용하여 고장 진단하는 인터커넥션 고장 진단 장치 및 그 방법 | |
| JPS62159246A (ja) | 故障シミユレ−シヨン方式 | |
| JPH01116460A (ja) | 電子装置の検査方法 |