JPS6010781A - 半導体装置 - Google Patents

半導体装置

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JPS6010781A
JPS6010781A JP58119355A JP11935583A JPS6010781A JP S6010781 A JPS6010781 A JP S6010781A JP 58119355 A JP58119355 A JP 58119355A JP 11935583 A JP11935583 A JP 11935583A JP S6010781 A JPS6010781 A JP S6010781A
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drain
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、たとえば電動機制御用あるいは電力制御用
に用いられる絶縁ダート電界効果形トランジスタ（ＭＯ
Ｓ　ＦＥＴ　）等の半導体装置に関する。
〔発明の技術的背景〕
一般に、大電流、高電圧を扱うこの種の電力用ＭＯ８Ｆ
ＥＴとしては、二重拡散形ＭＯ８（以、下り保 ＭＯ８略称する）、Ｖ　ＭＯＳ　、　Ｕ　ＭＯＳ等（Ｄ
種ｋ（Ｄ構成のものが使用されている。第１図は、代表
的なものとしてＤ　ＭＯＳ　ＦＥＴの断面構成を示して
いる。図において、１１はＮ十形の高濃度シリコン基板
で、この高濃度シリコン基板１１の一方の表面上には、
Ｎ−形の低濃度シリコンエピタキシャル層１２が形成さ
れ、これら高濃度シリコン基板１１と低濃度シリコンエ
ピタキシャル層１２とでドレイン領域が形成される。上
記高濃度シリコン基板１１の他方の表面上にはドレイン
電極１３が形成される。また、上記低濃度シリコンエピ
タキシャル層１２内には、チャネル部ペース領域として
Ｐ形の不純物拡散領域１４゜１４が形成されるとともに
、この不純物拡散領域１４．１４内にはそれぞれソース
領域としてＮ十形の不純物拡散領域１５．１５が形成さ
れる。
さらに、上記低濃度シリコンエピタキシャル層１２上に
は、不純物拡散領域１４．１４および１５．１５の一部
表面上まで延設されたダート絶縁膜１６を介してダート
電極層Ｉ７が形成される。上記ダート電極層１７上には
、層間絶縁膜１８が形成され、この層間絶縁膜１８上に
ソース電極層１９が形成されて、ソース電極層１９と不
純物拡散領域（チャネル部ペース領域）１４．１４およ
び不純物拡散領域（ソース領域）１５．１５が接続され
るようになっている。
上記のような構成の等価回路を第２図に示す。
ＭＯＳ　ＦＥＴ　Ｑｙｌは、高温度シリコン基板１１お
よび低濃度シリコンビタキシャル層１２によって１７が
ダート電極Ｇに対応している。抵抗ＲＢは、不純物拡散
領域１５．１５下の不純物拡散領域１４，１４の抵抗成
分であＪ、ＮＰＮ形のバイポーラトランジスタＱＢ１は
、Ｎ十形の不純物拡散領域１５．１５がエミッタに、Ｐ
形の不純物拡散領域１４．１４がペースに、Ｎ−形の低
濃度シリコンエピタキシャル層１２がコレクタに対応す
る。また、ダイオードＤ１は、Ｐ形の不純物拡散領域７
４．１４がアノードに、Ｎ−形のシリコンエピタキシャ
ル層１２がカソードにそれぞれ対応して寄生的に形成さ
れる。上記第２図に示した等価回路は、他の種々の電力
用ＭＯ８ＦＥＴ構造（ＶＭＯ８ＦＥＴ　、　ＵＭＯ８Ｆ
ＥＴ　）　ニオイテモ同様である。
〔背景技術の問題点〕
ところで、たとえば電動機制御回路においては、第３図
に示すように、２個のＭＯＳ　ＦＥＴ　ＱＭＩ　。
９Ｍ２を正電源■と負電源０間に直列接続し、これらＭ
ＯＳ　ＦＥＴ　ＱＭｌ　ｅ　９Ｍ２の接続点と正電源０
間に巻線りを挿接して、上記ＭＯ８ＦＥＴ　ＱＭｌ　＊
　９Ｍ２を制御信号Ｃ８１，Ｃ８２によって選択的に導
通制御することによシ、巻線りを励磁して電動機を回動
制御する。この時、ＭＯＳ　ＦＥＴ　９Ｍ２のオン状　
１態（ＭＯＳ　ＦＥＴ　ＱＭｌはオフ状態）時には、正
電源■から巻線りおよびＭＯＳ　ＦＥＴ　９Ｍ２を介し
て負電源○への電流路が形成され、それぞれＩＬ、ＩＴ
なる電流が流れる。一方、ＭＯＳ　ＦＥＴ　ＱＭＩはオ
フ状態であるが、ダイオードＤ１を介してフリーホイー
ル電流ＩＤが流れる。このように、ダイオードＤ１に順
方向電流（ＩＰ　）を流しているときには、カソード領
域（Ｎ−形のシリコンエピタキシャル層）１２にキャリ
アが蓄積され、ＭＯＳ　ＦＥＴ　ＱＭ２０オン状態から
オン状態、ＱＭｌのオフ状態からオン状態への反転時、
上記蓄積されたキャリアがカソード領域１２からアノー
ド領域（Ｐ形の不純物拡散領域）１４．１４を介してソ
ース電極層１９へ導出され、第４図に示すような逆回復
電流ＩＲが流れる。このとき、不純物拡散領域１５．１
５下のペース領域（Ｐ形の不純物拡散領域）１４．１４
の抵抗成分によシミ圧降下が生じ、これによって上記寄
生ＮＰＮ　）ランジスタＱＢ１のペース・エミッタ間が
順バイアスされ、このトランジスタＱＢ１がオン状態と
なる。上記トランジスタＱｎ１がオン状態となると、Ｎ
十形の不純物拡散領域１５．１５下に電流集中を生じ５
− てこの近傍の温度が上昇し、破壊に至る欠点がある。
〔発明の目的〕
この発明は、上記のような事情に鑑みてなされたもので
その目的とするところは、ＭＯＳ　ＦＥＴの構造に起因
して発生する破壊耐量の向上を図れるとともに、動作速
度の高速化および高効率化をも実現できるすぐれた半導
体装置を提供することである。
〔発明の概要〕
すなわち、この発明においては、ＭＯＳ　ＰＥＴのソー
ス・ドレイン間に、このＭＯＳ　ＦＩＤＴのペース。
ドレイン領域間の接合により形成されるダイオードよシ
低い順方向降下電圧を有するダイオードを順方向に挿接
することにより、上記ＭＯ８ＦＥＴのペース、ドレイン
領域間の接合によシ形成されるダイオードの順方向電流
を分流してキャリアの蓄積を低減し、寄生バイポーラト
ランジスタの動作管阻止してフリーホイール動作時の破
壊耐量を向上せしめるものである。また、６一 ソース・ドレイン間に挿接したダイオードの逆方向回復
時間を、ベース、ドレイン領域間の接合より形成される
ダイオードの逆方向回復時間よシ短くなる如く構成する
ことにより、フリーホイールダイオードとして高速化し
、かつ電力損失を低減して高能率化するものである。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第５図および第６図はそれぞれ断面構成およびそ
の等価回路を示している。
図において、第１図あるいは第２図と同−構成部には同
じ符号を付してその説明は省略する。
すなわち、ＭＯＳ　ＦＥＴ　ＱＭｌのソース・ドレイン
間に順方向にダイオードＤ３を挿接したもので、このダ
イオードＤ３は、Ｎ−形のシリコンエピタキシャル層１
２内に上記Ｐ形の不純物拡散領域１４゜１４と所定間隔
離間して形成したＰ形の不純物拡散領域２０と上記シリ
コンエピタキシャル層１２とによって構成し、不純物拡
散領域２θはソース電極層１９に接続されて成る。なお
、上記ダイオードＤ３の順方向降下電圧ＶＦ３は、ダイ
オードＤ１の順方向降下電圧ｖＦ１よシ低く設定する。
上記順方向降下電圧ｖＦ３とｖＦｌとの差は、例えば順
方向電流ＩＦが１５Ａの時、０．４Ｖ程度の値が効果的
である。
このような構成によれば、順方向電流Ｉ、は、第６図の
等価回路に示したように寄生ダイオードＤ１とＤ３とに
分流され、それぞれのダイオードＤＩ　、　Ｄ５の順方
向電流Ｉｒ１とＩＦ５との和となる。
従って、上記順方向電流Ｉ、が一定のものではダイオー
ドＤ１の順方向電流ＩＦ１は低減されるため、ダイオー
ドＤ１に基づく逆方向回復電流ＩＲ，が減少し、寄生バ
イポーラトランジスタＱＢ１のペース抵抗に発生する順
バイアス電圧が低減されてこのトランジスタＱｉ＋１の
動作が阻止される。特に、ダイオードＤＩ、Ｄ５の順方
向降下電圧ＶＦ１ｔｖＦ５をｒ　Ｖｒｌ＞Ｖｖｓ　Ｊ　
ナル関係ニ設定シ、ｒ　Ｉｙｌ＜＜　ｒｔｓ　Ｊとした
ので、ダイオードＤ１によ　町るキャリアの蓄積を大幅
に低減でき、素子の破壊を防止できるとともに、逆回復
耐量の大幅な向上を図れる。
さらに、上記のような構成において、ダイオ−）’Ｄ１
．　Ｄ３ノｌ［方向降下電圧ｖＦ１１　ｖ、３をｒ　Ｖ
Ｆｌ　＞　Ｖｙ３ｊなる関係に設定するとともに、ダイ
オードＤ３の逆回復時間ｔｒｒｓ　ｔ−ダイオードＤ１
の逆回復時間ｔｒｒ１　よシ小さく設定すれば、フリー
ホイールダイオード動作時の逆方向回復電流■Ｒおよび
逆回復時間ｔｒｒを減少でき、大幅な高速化と省電力化
による高能率化が実現できる。
上記順方向降下電圧ｖ、１とｖ、５との設定は、たとえ
ば、不純物拡散領域１４．１４と不純物拡散領域２０と
の不純物濃度を変えることによる接触抵抗差によって設
定可能である。また、第７図に示すように、不純物拡散
領域１４．１４および１５．１５とソース電極層（アル
ミニウム層）１９との間に、たとえばチタン、ポリシリ
コン等から成るバリヤ一層１０．１０を選択的に形成し
、ダイオードＤ１の順方向降下電圧を変えることができ
る。また、上記逆回復時間ｔｒｒ１・ｔｒｒ３の設定は
、たとえば不純物拡散領９− 域２０とその近傍の低濃度シリコンエピタキシャル層１
２にｐｔ　、　Ａｕなどのライフタイムキラーを拡散す
ることによってキャリアライフタイムを変え、ＭＯＳ　
ＦＥＴ　ＱＭｌおよびダイオードＤ３がそれぞれ最良の
特性を得られるよう設定できる。
なお、この発明は上記実施例に限定されるものではなく
、要旨を変えない範囲で種々変形が可能であり、たとえ
ば第８図に示すように構成しても良い。すなわち、上記
第５図におけるダート電極層１１、？”−ト絶縁膜１６
および不純物拡散領域１５の一部を削除したものである
。
図において、前記第５図と同一構成部には同じ符号を付
してその説明は省略する。このような構成においても上
記各実施例と同様な効果が得られる。
第９図および第１０図はそれぞれ、この発明の他の実施
例を赤すもので、上記各実施例ではＭＯＳ　ＦＥＴ　Ｑ
、、とダイオードＤ５とを離間して形成したのに対し、
ＭＯＳ　ＦＥＴ　ＱＭｌのＰ形不純物拡散（１０） 領域（チャネル部ペース領域）１４に接した状態で、ダ
イオードＤ５のアノード領域（Ｐ形不純物拡散領域）２
０を形成したものである。第１０図においては、第９図
における層間絶縁膜１８１を取シ除いた構成となってい
る。このような構成においても等何回路では前記第６図
に示したものとなシ、同様な効果が得られる。
なお、上記第８図から第１０図に示した構成においても
前記第７図と同様にして順方向降下電圧の設定が可能で
ある。また、上記各実施例ではＮチャネル形のＭＯＳ　
ＦＥＴについて説明したが、Ｐチャネル形のＭＯＳ　Ｆ
ＥＴにも適用可能なのはもちろんであシ、この場合は、
ダイオードの極性を逆にした構成となる。さらに、ＤＭ
Ｏ８ＦＥＴの場合について説明したがＶ　ＭＯＳ　ＦＥ
Ｔ　。
Ｕ　ＭＯＳ　ＦＥＴなど他の種々の構造のＭＯＳ　ＦＥ
Ｔであっても、ソース・ドレイン間に、寄生ダイオード
と同一方向でかつ並列にダイオードを接続することによ
シ同様な効果が得られる。第１１図にＶ　ＭＯＳ　ＦＥ
Ｔにこの発明を適用した例を示す。
図において、２１は、Ｎ十形の高濃度シリコン基板、２
２はＮ−形の低濃度シリコンエピタキシャル層、２３は
ドレイン電極層、２４はＰ形の不純物拡散領域、２５．
２５はＮ十形の不純物拡散領域、２６はシリコン酸化膜
、２７はヂリシリコンから成るダート電極層、２８はア
ルミニウムから成るソース電極層で、これらによって７
ＭＯ８ＦＥＴが構成される。コ（７）　Ｖ　ＭＯＳ　Ｆ
ＥＴと離間して上記Ｎ−形のシリコンエピタキシャル層
２２内にはＰ形の不純物拡散領域２９を形成し、この不
純物拡散領域２９上に上記ソース電極層２８を延設する
。そして上記Ｐ形の不純物拡散領域２９とＮ−形の低濃
度シリコンエピタキシャル層２８とでダイオードを構成
する。−このような構成においても、上記Ｄ　ＭＯＳ　
ＦＥＴの場合と同様な効果が得られ、同様な変形構成も
可能である。また、Ｖ　ＭＯＳ　ＦＥＴやＵ　ＭＯＳ　
ＦＥＴに限られず、ＭＯ８構造を有する四層素子にも適
　１用が可能である。
〔発明の効果〕
以上説明したようにこの発明によれば、ＭＯＳＦＥＴの
構造に起因して発生する破壊耐量の向上を図れるととも
に、動作速度の高速化および高・　効率化をも実現でき
るすぐれた半導体装置が得られる。
【図面の簡単な説明】
第１図および第２図はそれぞれ従来の半導体装置の断面
構成図およびその等価回路図、第３図は上記第１図およ
び第２図に示した半導体装置を電動機制御回路に使用す
る場合の回路図、第４図は上記第３図の回路の動作を説
明するだめの図、第５図および第６図はそれぞれこの発
明の一実施例に係る半導体装置の断面構成図およびその
等価回路図、第７図ないし第１１図はそれぞれこの発明
の他の実施例を説明するだめの断面構成図である。 ＱＭｌ・・・ＭＯＳ　ＦＥＴ　、Ｄ・・・ドレイン、Ｓ
・・・ソース、Ｇ・・・ダート、Ｄｌ・・・寄生ダイオ
ード、Ｄ３・・・ダイオード、１４．１４・・・Ｐ形の
不純物拡散領域（ぺ（１３） 一ス領域）。 （１４） 特許庁長官　若杉和夫　殿 １．事件の表示 特願昭ｇ８−１１９３５５　＠ ２、発明の名称 半導体装置 ３、補正をする者 事件との関係　特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正

Claims (2)

    【特許請求の範囲】
  1. （１）　ＭＯＳ　ＦＥＴのソース・ドレイン間に、この
    ＭＯＳ　ＦＥＴのペース、ドレイン領域間の接合によ多
    形成されるダイオードよシ低い順方向降下電圧を有する
    ダイオードを順方向に挿接したことを特徴とする半導体
    装置。
  2. （２）　上記ＭＯ８ＦＥＴのソース・ドレイン間に挿接
    したダイオードの逆方向回復時間を、ペース。 ドレイン領域間の接合によ多形成されるダイオードの逆
    方向回復時間よシ短かくなる如く構成したことを特徴と
    する特許請求の範囲第１項記載の半導体装置。
JP58119355A 1983-06-30 1983-06-30 半導体装置 Expired - Lifetime JPH0612828B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58119355A JPH0612828B2 (ja) 1983-06-30 1983-06-30 半導体装置
EP84107327A EP0133642B1 (en) 1983-06-30 1984-06-26 Semiconductor device comprising a dmosfet
DE8484107327T DE3473535D1 (en) 1983-06-30 1984-06-26 Semiconductor device comprising a dmosfet

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Application Number Priority Date Filing Date Title
JP58119355A JPH0612828B2 (ja) 1983-06-30 1983-06-30 半導体装置

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Publication Number Publication Date
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JPH0612828B2 JPH0612828B2 (ja) 1994-02-16

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JP58119355A Expired - Lifetime JPH0612828B2 (ja) 1983-06-30 1983-06-30 半導体装置

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JP (1) JPH0612828B2 (ja)
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Cited By (2)

* Cited by examiner, † Cited by third party
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