JPS60102757A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60102757A JPS60102757A JP21139483A JP21139483A JPS60102757A JP S60102757 A JPS60102757 A JP S60102757A JP 21139483 A JP21139483 A JP 21139483A JP 21139483 A JP21139483 A JP 21139483A JP S60102757 A JPS60102757 A JP S60102757A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polyimide film
- etching
- coated
- polyimide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置の製造方法にかかり、特に多層配線
のための接続孔（コンタクトホール）の形成方法に関す
る。
のための接続孔（コンタクトホール）の形成方法に関す
る。
（ｂｌ 従来技術と問題点
半導体集積回路（ＩＣ）においては、各素子間を接続す
る電極配線が表面に形成されており、高度に集積化され
て配線層が多くなると、多層に積層配線する方法が採ら
れている。
る電極配線が表面に形成されており、高度に集積化され
て配線層が多くなると、多層に積層配線する方法が採ら
れている。
多層配線は層間に絶縁膜を介在させているが、下層の配
線層は何れかの上層の配線層に接続して表出させ、ボン
ディングワイヤによってチップから外部に取り出す必要
がある。そのため、眉間の絶縁膜に上下の２層間を接続
するための接続孔が必すに設けられる。
線層は何れかの上層の配線層に接続して表出させ、ボン
ディングワイヤによってチップから外部に取り出す必要
がある。そのため、眉間の絶縁膜に上下の２層間を接続
するための接続孔が必すに設けられる。
このような接続孔の形成は、一般に第１図および第２図
の工程順断面図に示す方法が用いられている。まず、第
１図のように、半導体基板１上に絶縁膜２を介して下層
の配線Ｎ３をパターンニングし、その上に絶縁膜４を被
覆する。例えば、配線層３はアルミニウム膜を被着して
パターンニングし、絶縁膜は二酸化シリコン（ＳｉＯ２
）膜、あるいは燐シリケートガラス（ＰＳＧ）膜を被着
する。次いで第２図のように、フォトプロセスにて絶縁
膜４に接続孔５を窓開けし、その上に上層の配線層６を
被着し、パターンニングする。
の工程順断面図に示す方法が用いられている。まず、第
１図のように、半導体基板１上に絶縁膜２を介して下層
の配線Ｎ３をパターンニングし、その上に絶縁膜４を被
覆する。例えば、配線層３はアルミニウム膜を被着して
パターンニングし、絶縁膜は二酸化シリコン（ＳｉＯ２
）膜、あるいは燐シリケートガラス（ＰＳＧ）膜を被着
する。次いで第２図のように、フォトプロセスにて絶縁
膜４に接続孔５を窓開けし、その上に上層の配線層６を
被着し、パターンニングする。
このようにして、接続孔５によって第１層と第２層とが
接続されるが、公知のフォトプロセスにて絶縁膜４に接
続孔５を開ける場合、パターンニングずれを起こす恐れ
がある。このパターンニングずれば接続が不十分となり
、接続部で上層の配線層６に亀裂が生じて断線するとい
う信頼性上の重大欠陥になる心配がある。従って、従来
は下層の配線層３の接続部面積を広くして、多少パター
ンニングずれを起こしても十分な接続部が得られるよう
に位置合わせマージンを設けている。第３図の平面図は
これを図示したもので、例えば配線層の幅を２μｍとす
ると、接続孔部分の下層の寸法は４〜５μｍ角と配線層
幅より広くした余裕寸法が設けられている。
接続されるが、公知のフォトプロセスにて絶縁膜４に接
続孔５を開ける場合、パターンニングずれを起こす恐れ
がある。このパターンニングずれば接続が不十分となり
、接続部で上層の配線層６に亀裂が生じて断線するとい
う信頼性上の重大欠陥になる心配がある。従って、従来
は下層の配線層３の接続部面積を広くして、多少パター
ンニングずれを起こしても十分な接続部が得られるよう
に位置合わせマージンを設けている。第３図の平面図は
これを図示したもので、例えば配線層の幅を２μｍとす
ると、接続孔部分の下層の寸法は４〜５μｍ角と配線層
幅より広くした余裕寸法が設けられている。
そうすれば、パターンニングずれを起こしても接続が不
十分となることはなくなる。しかし、これは他方では高
集積化、高密度化を阻害する欠点となることは云うまで
もない。
十分となることはなくなる。しかし、これは他方では高
集積化、高密度化を阻害する欠点となることは云うまで
もない。
（Ｃ１発明の目的
本発明はこのような欠点を取り除いて、ｒｃを高密度化
、高集積化する接続孔の形成方法を提業するものである
。
、高集積化する接続孔の形成方法を提業するものである
。
（ｄｉ 発明の構成
その目的は、半導体基板上に導電膜とポリイミド膜とを
積み重ねた電極配線パターンを形成する工程、次いで該
導電配線の接続孔部分のポリイミド膜に選択的に不純物
イオンを注入し、該ポリイミド膜部分を除く他部分のポ
リイミド膜をエツチング除去する工程、次いで上面に絶
縁膜を被着した後、前記ポリイミド膜部分を除去するこ
とによって、その上の部分の前記絶縁膜をリフトオフに
より除去し、接続孔を形成する工程が含まれる半導体装
置の製造方法によって達成される。
積み重ねた電極配線パターンを形成する工程、次いで該
導電配線の接続孔部分のポリイミド膜に選択的に不純物
イオンを注入し、該ポリイミド膜部分を除く他部分のポ
リイミド膜をエツチング除去する工程、次いで上面に絶
縁膜を被着した後、前記ポリイミド膜部分を除去するこ
とによって、その上の部分の前記絶縁膜をリフトオフに
より除去し、接続孔を形成する工程が含まれる半導体装
置の製造方法によって達成される。
ｆＰ） 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第４図ないし第１０図は本発明にかかる形成方法の工程
順断面図である。まず、第４図に示すように半導体基板
１１に、に絶縁膜１２を介してスパンタ法で膜厚０．５
μｍのアルミニウム膜１３を被着し、更にその上にポリ
アミド液を塗布し、熱処理して膜厚１．３μｍのポリイ
ミド膜１４に形成する。ポリアミド液は空気中で１５０
℃、３０分、窒素中で３００℃、３０分、更に４５０℃
、 ３０分と熱処理するとキュアしてポリイミド膜１４
が生成される。
順断面図である。まず、第４図に示すように半導体基板
１１に、に絶縁膜１２を介してスパンタ法で膜厚０．５
μｍのアルミニウム膜１３を被着し、更にその上にポリ
アミド液を塗布し、熱処理して膜厚１．３μｍのポリイ
ミド膜１４に形成する。ポリアミド液は空気中で１５０
℃、３０分、窒素中で３００℃、３０分、更に４５０℃
、 ３０分と熱処理するとキュアしてポリイミド膜１４
が生成される。
次いで、第５図に示すようにレジスト膜（図示せず）を
マスクにして、酸素プラズマによりポリイミド膜１４を
エツチングし、更に塩素プラズマによりアルミニウム膜
１３をエツチングして、アルミニウム膜（下層の配線）
とポリイミド膜とを積み重ねた電極配線パターンに形成
する。このプラズマガスエツチングはりアクティブイオ
ンエツチング法であり、両者の処理は同一エツチング装
置内で行なわれる。
マスクにして、酸素プラズマによりポリイミド膜１４を
エツチングし、更に塩素プラズマによりアルミニウム膜
１３をエツチングして、アルミニウム膜（下層の配線）
とポリイミド膜とを積み重ねた電極配線パターンに形成
する。このプラズマガスエツチングはりアクティブイオ
ンエツチング法であり、両者の処理は同一エツチング装
置内で行なわれる。
次いで、第６図に示すように接続孔形成部分１６のみ露
出させ、他を被覆したレジストＭｆＪ！１５のパターン
を形成した後、接続孔形成部分１６のポリイミド膜１４
の表面に硼素イオンを約３０００人の深さまで注入する
。イオン注入量は１０′２〜１０ ′３／ ｃｔＡ 、
加速電圧は２５ＫｅＶ位程度が適当である。次いで、第
７図に示すようにレジスト膜１５を剥離液で除去した後
、ポリイミド膜１４をヒドラジン溶液でエツチングする
。そうすると、硼素イオンが注入されたポリイミド膜は
エツチングされ難＜（エツチング比が小さく）、他のポ
リイミド膜がエツチングされ易（、そのため図示のよう
に接続孔形成部分１６にサイドエッチされた傘状のポリ
イミド膜１４のパターンが残存する。
出させ、他を被覆したレジストＭｆＪ！１５のパターン
を形成した後、接続孔形成部分１６のポリイミド膜１４
の表面に硼素イオンを約３０００人の深さまで注入する
。イオン注入量は１０′２〜１０ ′３／ ｃｔＡ 、
加速電圧は２５ＫｅＶ位程度が適当である。次いで、第
７図に示すようにレジスト膜１５を剥離液で除去した後
、ポリイミド膜１４をヒドラジン溶液でエツチングする
。そうすると、硼素イオンが注入されたポリイミド膜は
エツチングされ難＜（エツチング比が小さく）、他のポ
リイミド膜がエツチングされ易（、そのため図示のよう
に接続孔形成部分１６にサイドエッチされた傘状のポリ
イミド膜１４のパターンが残存する。
次いで、第８図に示すように蒸着法によって膜厚１μｍ
の一酸化シリコン（Ｓｔ Ｏ）膜１７を被着する。次い
で、第９図に示すように接続孔形成部分１６の残存した
ポリイミド膜Ｉ４を酸素プラズマによりエツチングし、
同時にその上に被着したｓ＋０１１＊１７をリフトオフ
によって除去する。次いで、第１０図に示すように上層
のアルミニウム膜１８を被着し、パターンニングして、
接続孔１９で接続された配線層が作成される。
の一酸化シリコン（Ｓｔ Ｏ）膜１７を被着する。次い
で、第９図に示すように接続孔形成部分１６の残存した
ポリイミド膜Ｉ４を酸素プラズマによりエツチングし、
同時にその上に被着したｓ＋０１１＊１７をリフトオフ
によって除去する。次いで、第１０図に示すように上層
のアルミニウム膜１８を被着し、パターンニングして、
接続孔１９で接続された配線層が作成される。
上記例は上下層間に絶縁膜としてｓ＋０１１！を設けて
いるが、他の絶縁膜を蒸着しても同様となる。
いるが、他の絶縁膜を蒸着しても同様となる。
このようにして形成すれば、下層の配線層に対してセル
ファライン（自己整合）で、上層の配線層との接続孔を
形成することができるから、位置合わせの余裕寸法をな
くしても十分な接続面が？ηられる。即ち、２μｍ幅の
配線層を形成する時、従来は上記のように接続孔部分の
下層の寸法を４〜５μｍ角と広（していたが、本発明で
は２〜３μｍ角の接続孔部分の広さで十分の接続が保て
る。
ファライン（自己整合）で、上層の配線層との接続孔を
形成することができるから、位置合わせの余裕寸法をな
くしても十分な接続面が？ηられる。即ち、２μｍ幅の
配線層を形成する時、従来は上記のように接続孔部分の
下層の寸法を４〜５μｍ角と広（していたが、本発明で
は２〜３μｍ角の接続孔部分の広さで十分の接続が保て
る。
ｆｆｌ 発明の効果
以上の説明から明らかなように、本発明によれば接続孔
部分のパターン余裕寸法を無くすることが可能となり、
ＩＣの集積度向上に顕著に貢献することができる。
部分のパターン余裕寸法を無くすることが可能となり、
ＩＣの集積度向上に顕著に貢献することができる。
第１図、第２図は従来の形成方法の工程順断面図、第３
図はその問題点を示す平面図、第４図〜第１０図は本発
明にかかる形成方法の工程順断面図である。 図中、１．１１は半導体基板、２． ４．１２は絶縁膜
、３．１３は下層の配線層、５．１９は接続孔、６゜１
８ば」二層の配線層、１４はポリイミド膜、１５はレジ
スト膜、１６は接続孔形成部分、１７ば一酸化シリコン
膜を示している。
図はその問題点を示す平面図、第４図〜第１０図は本発
明にかかる形成方法の工程順断面図である。 図中、１．１１は半導体基板、２． ４．１２は絶縁膜
、３．１３は下層の配線層、５．１９は接続孔、６゜１
８ば」二層の配線層、１４はポリイミド膜、１５はレジ
スト膜、１６は接続孔形成部分、１７ば一酸化シリコン
膜を示している。
Claims (1)
- 半導体基板上に専電膜とポリイミド膜とを積み重ねた電
極配線パターンを形成する工程、次いで該導電配線の接
続孔部分のボリイミ「膜に選択的に不純物イオンを注入
し、該ポリイミド膜部分を除く他部分のポリイミド膜を
エツチング除去する工程、次いで上面に絶縁膜を被着し
た後、前記ポリイミド膜部分を除去することによって、
その上の部分の前記絶縁膜をリフトオフにより除去し、
接続孔を形成する工程が含まれてなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21139483A JPS60102757A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21139483A JPS60102757A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60102757A true JPS60102757A (ja) | 1985-06-06 |
Family
ID=16605238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21139483A Pending JPS60102757A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2645920C2 (ru) * | 2016-06-24 | 2018-02-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") | Способ формирования контактных окон в слое защитного основания высоковольтного прибора |
-
1983
- 1983-11-09 JP JP21139483A patent/JPS60102757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2645920C2 (ru) * | 2016-06-24 | 2018-02-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") | Способ формирования контактных окон в слое защитного основания высоковольтного прибора |
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