JPS5999738A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5999738A JPS5999738A JP57209173A JP20917382A JPS5999738A JP S5999738 A JPS5999738 A JP S5999738A JP 57209173 A JP57209173 A JP 57209173A JP 20917382 A JP20917382 A JP 20917382A JP S5999738 A JPS5999738 A JP S5999738A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明・は半導体装置の製造方法に関するものであり、
より詳しく述べるならば集積度の高匹半導体装置の形成
を可能とする素子分離領域の形成方法に関するものであ
る。
より詳しく述べるならば集積度の高匹半導体装置の形成
を可能とする素子分離領域の形成方法に関するものであ
る。
・（２）従来技術と問題点−
半導体装置、特にＬＳＩ、超Ｌ Ｓ’ Ｉ素子における
素子分離領域の形成方法として、例えばシリコン（Ｓｔ
）基板上・にシリコン：窒化膜（Ｓｉ、Ｎ４）を形成し
、該シリ・コン窒化膜全バターニングし、該バターニン
グされたクリ・コン・窒化膜をマスクとしてシリコン基
板表面を熱酸化することによって二酸・化シリコン膜を
形成する方法・が仰られている。しかしながらこの方法
では熱酸化の、際、：シリコン窒化膜エラ。ジ部分下の
シリコン基同時に酸化され、シリコン窒化膜のエラ・ジ
部分を押し上げるように二酸化シリコン膜が形成される
いわゆるバーズビーク（ｂｉｒｄ’ｓ□ｂｅａｋ）’ｅ
生じる。このシリコン窒化膜のエラニジ部分下ＶＣまわ
りこんで形成された二酸化シリコン膜、は動作領域Ｋま
で及ぶ為、集積度の低化の原因となっている０そこで上
記方法を改善すべく単にシリコン基板□に匠わゆるフオ
トリノグラフィ技術によって溝を・形成し、該溝を熱酸
化するか、その他ＣＶＤ（・化学気相成長法）等を用い
て溝内に絶縁層を形成して素子分＠’ｒ−行なう方法が
開発された。しかしながらこの方法で形成されるシリコ
ン基板内の溝幅即ち、素子分離領域の幅はフォトリソグ
ラフィ技術に依存している為、現状では１〔μｍ３以上
となり、サブミクロン幅の素子分離領域を形成するのは
不可能であった。
素子分離領域の形成方法として、例えばシリコン（Ｓｔ
）基板上・にシリコン：窒化膜（Ｓｉ、Ｎ４）を形成し
、該シリ・コン窒化膜全バターニングし、該バターニン
グされたクリ・コン・窒化膜をマスクとしてシリコン基
板表面を熱酸化することによって二酸・化シリコン膜を
形成する方法・が仰られている。しかしながらこの方法
では熱酸化の、際、：シリコン窒化膜エラ。ジ部分下の
シリコン基同時に酸化され、シリコン窒化膜のエラ・ジ
部分を押し上げるように二酸化シリコン膜が形成される
いわゆるバーズビーク（ｂｉｒｄ’ｓ□ｂｅａｋ）’ｅ
生じる。このシリコン窒化膜のエラニジ部分下ＶＣまわ
りこんで形成された二酸化シリコン膜、は動作領域Ｋま
で及ぶ為、集積度の低化の原因となっている０そこで上
記方法を改善すべく単にシリコン基板□に匠わゆるフオ
トリノグラフィ技術によって溝を・形成し、該溝を熱酸
化するか、その他ＣＶＤ（・化学気相成長法）等を用い
て溝内に絶縁層を形成して素子分＠’ｒ−行なう方法が
開発された。しかしながらこの方法で形成されるシリコ
ン基板内の溝幅即ち、素子分離領域の幅はフォトリソグ
ラフィ技術に依存している為、現状では１〔μｍ３以上
となり、サブミクロン幅の素子分離領域を形成するのは
不可能であった。
（３） 発明の目的
本発明は上記欠点を鑑みサブミクロン幅での素子分離領
域を形成することができる製造方法を提供しようとする
ものである。
域を形成することができる製造方法を提供しようとする
ものである。
（４）発明の構成
本発明の目的は半導体基板上に金属又は金属硅化物層、
レジスト膜を順次形成し、該レジスト膜ヲハターニング
した後、塩素系ガスと酸素ガスの混合ガスによる反応性
イオンエツチングによって前記金属又は金属硅化物層及
び前記半導体基板を選択的にエツチングして前記レジス
ト膜のエツジ周辺の前記半導体基板ＶＣ＠ｆ形成し、次
いで、該溝内に絶縁層を形成する工程を含んでなること
により達成さルる。
レジスト膜を順次形成し、該レジスト膜ヲハターニング
した後、塩素系ガスと酸素ガスの混合ガスによる反応性
イオンエツチングによって前記金属又は金属硅化物層及
び前記半導体基板を選択的にエツチングして前記レジス
ト膜のエツジ周辺の前記半導体基板ＶＣ＠ｆ形成し、次
いで、該溝内に絶縁層を形成する工程を含んでなること
により達成さルる。
（５）発明の実施例
以下本発明の実施例を図面ＶＣ２４づいて説明する。
第１図から第４図鑑は本発明の１つの実施例を説明する
ための概略工程断面スであり、第５図及び第６図はそれ
ぞれ他の実施例を説明するための概略断面図である。
ための概略工程断面スであり、第５図及び第６図はそれ
ぞれ他の実施例を説明するための概略断面図である。
第１図参照
シリコン（Ｓｉ）基板ｌ上にモリブデンシリサイド（Ｍ
ｏＳｉ２）から成る金属硅化物（メタルシリサイド）層
ＩＤｃマグネトロンスパッタ法により膜厚約０．３〔μ
ｍ〕に形成し、該シリザイド層２上にフォトレジスト等
のレジスト（例えばＳ ＨＩ ＰＬＥＹ社製のＡＺ−１
３５０Ｊ）瞑３をスピンコード法により膜厚約１．８〔
μｍ〕に形成する。この後、レジスト膜３をバターニン
グする。
ｏＳｉ２）から成る金属硅化物（メタルシリサイド）層
ＩＤｃマグネトロンスパッタ法により膜厚約０．３〔μ
ｍ〕に形成し、該シリザイド層２上にフォトレジスト等
のレジスト（例えばＳ ＨＩ ＰＬＥＹ社製のＡＺ−１
３５０Ｊ）瞑３をスピンコード法により膜厚約１．８〔
μｍ〕に形成する。この後、レジスト膜３をバターニン
グする。
第２図参照
レジスト膜３がバターニングされた試料を平行平板型反
応性イオンエツチング装置内に配置し、該装置内に酸素
（０□）が６５体積パーセント含有される酸素と四塩化
炭素（ＣＣＩ？４）の混合ガス（０□ｉｏ２＋ｃｃｚ、
＝６５ ［：体積係〕）ｔ−導入して前記試料のエツチ
ング全行なう。この時のエツチング条件は、電力密度０
．２８ （Ｗ／ｄ’ｌ、真空度４（Ｐａ）、エツチング
時間９〔分〕とする。上記条件下で反応性イオンエツチ
ングを行うことにより、レジスト膜３のエツジ周辺の金
属硅化物層２がエッチングサれ、更にレジスト膜３のエ
ツジ周辺のシリコン基板１１’ｃ＠（Ｄ）がＯ−３ＣＩ
’ｍ〕、深さ０．８ Ｃμｍ） （Ｄ急峻な溝４が形成
される。
応性イオンエツチング装置内に配置し、該装置内に酸素
（０□）が６５体積パーセント含有される酸素と四塩化
炭素（ＣＣＩ？４）の混合ガス（０□ｉｏ２＋ｃｃｚ、
＝６５ ［：体積係〕）ｔ−導入して前記試料のエツチ
ング全行なう。この時のエツチング条件は、電力密度０
．２８ （Ｗ／ｄ’ｌ、真空度４（Ｐａ）、エツチング
時間９〔分〕とする。上記条件下で反応性イオンエツチ
ングを行うことにより、レジスト膜３のエツジ周辺の金
属硅化物層２がエッチングサれ、更にレジスト膜３のエ
ツジ周辺のシリコン基板１１’ｃ＠（Ｄ）がＯ−３ＣＩ
’ｍ〕、深さ０．８ Ｃμｍ） （Ｄ急峻な溝４が形成
される。
尚、上記酸素と四塩化炭素の混合ガスを用いた反応性イ
オンエツチングによって、レジスト膜３のエツジ周辺の
シリコン基板１にサブミクロン幅の溝４を形成する為に
は、上記条件下では、酸素と四塩化炭素の混合ガス中に
酸素が占める割合（０２１０２＋ ＣＣｇ４）が６０〜
７０体積バーセｙトーｃ’あることが必要である。第７
図は平行平板型反応性イオンエツチング装置を用いて、
電力密度（１２８（Ｗ／ｍ）、真空度４（Ｐａ）の条件
下で酸素（０２）と四塩化炭素（ＣＣＩ！４）の混合ガ
ス中にｅ累が占める割合（０２／ ０゜＋Ｃ（Ｊ、）と
エツチング速度との関係をモリブデンシリサイド（Ｍｏ
Ｓｉ２人シリコン（Ｓｉ）及びＡＺ〜１３５０Ｊ（レジ
スト）について求めた結果である。このグラフからもわ
かるように混合ガス中の酸素の割合が５０１体７敗係〕
未イ黄であると、レジスト膜エツジ周辺近傍を含むレジ
スト膜で覆われていない金属硅化物層及びシリコン基板
全面がエツチングさ九てしまう。一方、８０（体績係〕
以上であると、レジストのアッシングが主となり、金属
硅化物及びシリコンのエツチングは進行しない。金属硅
化物及びシリコンがエツチングされない理由は、多量の
酸素が金属硅化＊Ｊ層表面に酸化膜を形成する為と考え
られる。
オンエツチングによって、レジスト膜３のエツジ周辺の
シリコン基板１にサブミクロン幅の溝４を形成する為に
は、上記条件下では、酸素と四塩化炭素の混合ガス中に
酸素が占める割合（０２１０２＋ ＣＣｇ４）が６０〜
７０体積バーセｙトーｃ’あることが必要である。第７
図は平行平板型反応性イオンエツチング装置を用いて、
電力密度（１２８（Ｗ／ｍ）、真空度４（Ｐａ）の条件
下で酸素（０２）と四塩化炭素（ＣＣＩ！４）の混合ガ
ス中にｅ累が占める割合（０２／ ０゜＋Ｃ（Ｊ、）と
エツチング速度との関係をモリブデンシリサイド（Ｍｏ
Ｓｉ２人シリコン（Ｓｉ）及びＡＺ〜１３５０Ｊ（レジ
スト）について求めた結果である。このグラフからもわ
かるように混合ガス中の酸素の割合が５０１体７敗係〕
未イ黄であると、レジスト膜エツジ周辺近傍を含むレジ
スト膜で覆われていない金属硅化物層及びシリコン基板
全面がエツチングさ九てしまう。一方、８０（体績係〕
以上であると、レジストのアッシングが主となり、金属
硅化物及びシリコンのエツチングは進行しない。金属硅
化物及びシリコンがエツチングされない理由は、多量の
酸素が金属硅化＊Ｊ層表面に酸化膜を形成する為と考え
られる。
そして、ここで６０〜７０〔体積受〕の酸素が含有され
る酸素と四塩化炭素の混合ガスを用いて反応性イオンエ
ツチングを行づた場合、レジスト膜周辺の金に４硅化物
層及びシリコン基板のみがエツチングされる現象は、混
合ガス中の多量の酸素ガスは、金属硅化物層表面の酸化
及びレジスト膜のアッシングニ使わｎルジスト膜エツジ
周辺では酸素ガスの占める割合が５０〔％〕以下となり
、この部分での金属硅化物層がエツチングされ、更にシ
リコン基板がエツチング括れる為と准則される０、第３
図参照 シリコン基板ｌ上のレジスト膜３及び金属硅化物層２を
それぞれアッシング及びウエツト工・ノチングによって
除去した後、１０００ Ｃ℃ｌのウェット酸化雰囲気中
で熱酸１ヒし、構４０幅に相当する酸化膜厚絢０．３Ｃ
μｍ」の二酸化シリコン（Ｓｉｎ、、）の絶縁層５を形
成する。
る酸素と四塩化炭素の混合ガスを用いて反応性イオンエ
ツチングを行づた場合、レジスト膜周辺の金に４硅化物
層及びシリコン基板のみがエツチングされる現象は、混
合ガス中の多量の酸素ガスは、金属硅化物層表面の酸化
及びレジスト膜のアッシングニ使わｎルジスト膜エツジ
周辺では酸素ガスの占める割合が５０〔％〕以下となり
、この部分での金属硅化物層がエツチングされ、更にシ
リコン基板がエツチング括れる為と准則される０、第３
図参照 シリコン基板ｌ上のレジスト膜３及び金属硅化物層２を
それぞれアッシング及びウエツト工・ノチングによって
除去した後、１０００ Ｃ℃ｌのウェット酸化雰囲気中
で熱酸１ヒし、構４０幅に相当する酸化膜厚絢０．３Ｃ
μｍ」の二酸化シリコン（Ｓｉｎ、、）の絶縁層５を形
成する。
第４図参照
シリコン基板１表面の絶縁層５を通常のウェットエツチ
ング法によってエツチング除去し、溝４のみに表面が平
担化した絶縁層５′が埋め込まｔ素子分離領域が形成さ
れる。この後、素子分編１Ｆ領域５′間の動作領域にＭ
ＯＳトランジスタ等の素子を形成する。
ング法によってエツチング除去し、溝４のみに表面が平
担化した絶縁層５′が埋め込まｔ素子分離領域が形成さ
れる。この後、素子分編１Ｆ領域５′間の動作領域にＭ
ＯＳトランジスタ等の素子を形成する。
尚、熱１λ化法の性質上、醒化後の咳比膜（絶縁層）５
′の幅は（５＃４の幅の約２倍、すなわち０．６ｃμｍ
〕 とンよる０ 第５図は本発明の他の実施例であり、第２図においてレ
ジスト膜３をアヴシンク゛等により除去した後、金属硅
化ｉ層２をシリコン基板１上に残した状態でｊｉＪ述の
と同様に１０００ Ｃ℃）のウェット酸化雰囲気中で熱
酸化を行なったものであって、この後、シリコ、、ン基
板」１表面の酸化１１Ｑ及び金属硅化物層２を除去する
ことによ、り前述？方法と同様にサブミクロンの幅の素
子分離領域グ形成される０この時金属硅化物層２ｆｄ：
わずかに酸化され層厚は減少する。
′の幅は（５＃４の幅の約２倍、すなわち０．６ｃμｍ
〕 とンよる０ 第５図は本発明の他の実施例であり、第２図においてレ
ジスト膜３をアヴシンク゛等により除去した後、金属硅
化ｉ層２をシリコン基板１上に残した状態でｊｉＪ述の
と同様に１０００ Ｃ℃）のウェット酸化雰囲気中で熱
酸化を行なったものであって、この後、シリコ、、ン基
板」１表面の酸化１１Ｑ及び金属硅化物層２を除去する
ことによ、り前述？方法と同様にサブミクロンの幅の素
子分離領域グ形成される０この時金属硅化物層２ｆｄ：
わずかに酸化され層厚は減少する。
更に、第Ｑ品は本発明の□他の実施例であり、シリコン
基板１１ｃ ｔＥｊ ４ を形成し、レジスト膜３及び
金属硅化物層２を除去した後、溝４内にＣＶＤ法によっ
て二１５９化シリコン亮絶縁層５′金液着し、シリコン
基板１表面の二酸化シリコン全除去したものである。こ
の方法では第２図における碑４の幅、すなわち０．３（
μｍ〕の幅の素子分離領域全形成できる為、−に半導体
素子の集、積度を向上することが出来る。
基板１１ｃ ｔＥｊ ４ を形成し、レジスト膜３及び
金属硅化物層２を除去した後、溝４内にＣＶＤ法によっ
て二１５９化シリコン亮絶縁層５′金液着し、シリコン
基板１表面の二酸化シリコン全除去したものである。こ
の方法では第２図における碑４の幅、すなわち０．３（
μｍ〕の幅の素子分離領域全形成できる為、−に半導体
素子の集、積度を向上することが出来る。
尚、本実：施鈎では金属硅化物層２としてモリブデンシ
リサイド（’ Ｍｏ５ｉｚ） ′ｔｌ−用いたが、これ
以外にタングステンシリサイド（ＷＳ １２ ）、チタ
ンシリサイド（ＴｉＳｉ２）、白金シリサイド（ＰｔＳ
ｉ）、タンタルシリサイＩ・責Ｔａ５ｔ２Ｊ等の金鳴硅
化物、或いは金属硅化ｌ肉層にかえて、モリブデン（ハ
４０）、タングステン（Ｖｖ）、チ／ ７ （Ｔｉ ）
、白金（Ｐｔ）、タンタル（Ｔａ ）等の金属層を用い
ても同様な効果が得られる０ （６） 発明の詳細 な説明したように本発明によればサブミクロン幅の素子
分離領域を平担性よく形成することが可能となる為、超
ＬＳＩの様な高集４λ度の半導体装置を製造することが
可能となる。
リサイド（’ Ｍｏ５ｉｚ） ′ｔｌ−用いたが、これ
以外にタングステンシリサイド（ＷＳ １２ ）、チタ
ンシリサイド（ＴｉＳｉ２）、白金シリサイド（ＰｔＳ
ｉ）、タンタルシリサイＩ・責Ｔａ５ｔ２Ｊ等の金鳴硅
化物、或いは金属硅化ｌ肉層にかえて、モリブデン（ハ
４０）、タングステン（Ｖｖ）、チ／ ７ （Ｔｉ ）
、白金（Ｐｔ）、タンタル（Ｔａ ）等の金属層を用い
ても同様な効果が得られる０ （６） 発明の詳細 な説明したように本発明によればサブミクロン幅の素子
分離領域を平担性よく形成することが可能となる為、超
ＬＳＩの様な高集４λ度の半導体装置を製造することが
可能となる。
第１図から第４図鑑は本発明の１つのプＪ流側を説明す
るための概略工程断面図、第５図及び第６図はそｆ’Ｌ
ぞれ他の５３施例を説明するための概Ｃ・６１所面図、
第７図は混合ガスの体積比と工、ノチング速度との１８
１係を示した図である。 １・・・・・・シリコン基板、２・・・・・・金属又は
金現イ１１化物層（モリブデンシリサイド）、３・・・
・・・レジスト膜、４・・・・・・荷、５，５′・・・
・・・枯ＣＡＪ番（二酸化シリコン層）。 特許出願人 富士通株式会社 特許出７願代理人 弁理士 青 木 ′ 朗 升埋士西゛訂札之 弁珈士内１旧♀男 ｊＰ理士 山 口 昭 之 ふ１１７回 （１丁Ｚη旧）！ ７Ｃ１４胚積ＯＩ０）
るための概略工程断面図、第５図及び第６図はそｆ’Ｌ
ぞれ他の５３施例を説明するための概Ｃ・６１所面図、
第７図は混合ガスの体積比と工、ノチング速度との１８
１係を示した図である。 １・・・・・・シリコン基板、２・・・・・・金属又は
金現イ１１化物層（モリブデンシリサイド）、３・・・
・・・レジスト膜、４・・・・・・荷、５，５′・・・
・・・枯ＣＡＪ番（二酸化シリコン層）。 特許出願人 富士通株式会社 特許出７願代理人 弁理士 青 木 ′ 朗 升埋士西゛訂札之 弁珈士内１旧♀男 ｊＰ理士 山 口 昭 之 ふ１１７回 （１丁Ｚη旧）！ ７Ｃ１４胚積ＯＩ０）
Claims (1)
- 半導体基板上に金属又は金属硅化物層、レジスト膜を順
次形成し、該レジスト膜をバターニングした後、塩素系
ガスと酸素ガスの混合ガスによる反応性イオンエツチン
グによって、前記金属又は金属硅化物層及び前記半導体
基板全選択的虻エツチングし・て前記レジスト膜のエツ
ジ周辺の前記半導体基板□に溝を形成し、次いで該溝内
に絶縁層を形成する工程を含んでなることを特徴とする
半導体装置の′製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209173A JPS5999738A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
| CA000440422A CA1204525A (en) | 1982-11-29 | 1983-11-04 | Method for forming an isolation region for electrically isolating elements |
| US06/549,470 US4465532A (en) | 1982-11-29 | 1983-11-07 | Method for forming an isolation region for electrically isolating elements |
| KR1019830005396A KR860001056B1 (ko) | 1982-11-29 | 1983-11-14 | 소자들을 전기적으로 분리하기 위해 분리영역을 형성하는 방법 |
| EP83307091A EP0113517B1 (en) | 1982-11-29 | 1983-11-21 | Method for forming an isolation region |
| DE8383307091T DE3381128D1 (de) | 1982-11-29 | 1983-11-21 | Verfahren zur herstellung einer isolationszone. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209173A JPS5999738A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999738A true JPS5999738A (ja) | 1984-06-08 |
Family
ID=16568538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209173A Pending JPS5999738A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310350A (ja) * | 2005-04-26 | 2006-11-09 | Ishikawajima Harima Heavy Ind Co Ltd | 素子間分離領域の形成方法 |
| JP2011233922A (ja) * | 2011-07-20 | 2011-11-17 | Ihi Corp | 素子間分離領域の形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112671A (en) * | 1977-03-14 | 1978-10-02 | Mitsubishi Electric Corp | Forming method for pattern |
| JPS5461478A (en) * | 1977-10-25 | 1979-05-17 | Mitsubishi Electric Corp | Chromium plate |
-
1982
- 1982-11-29 JP JP57209173A patent/JPS5999738A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112671A (en) * | 1977-03-14 | 1978-10-02 | Mitsubishi Electric Corp | Forming method for pattern |
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|---|---|---|---|---|
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| JP2011233922A (ja) * | 2011-07-20 | 2011-11-17 | Ihi Corp | 素子間分離領域の形成方法 |
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