JPS5952851A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5952851A JPS5952851A JP16370682A JP16370682A JPS5952851A JP S5952851 A JPS5952851 A JP S5952851A JP 16370682 A JP16370682 A JP 16370682A JP 16370682 A JP16370682 A JP 16370682A JP S5952851 A JPS5952851 A JP S5952851A
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- JP
- Japan
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- polycrystalline silicon
- integrated circuit
- semiconductor integrated
- silicon film
- films
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関するものである。
シリコンゲーＦＭＯ８型集積回路においては、かかる集
積回路を構成するＭＯＳ）シソラスタ間の電気的接続を
実現するために多結晶シリコ゛゛×膜を電気的配線とし
て′利用することがある。
積回路を構成するＭＯＳ）シソラスタ間の電気的接続を
実現するために多結晶シリコ゛゛×膜を電気的配線とし
て′利用することがある。
第１図にその一例を示す。同図において、１は多結晶ン
リコン膜で、ＭＯＳ）ランジスク２とＭＯ８ｌ・ランジ
スタ３の電気的配線として用いられるものである。この
多結晶シリコン膜１の電気抵抗は小さければ小さい程、
その部分の電圧降下は小さく、かつ信号伝達の時間遅第
１．が小さくてすむので、集積回路の特性上好ましい。
リコン膜で、ＭＯＳ）ランジスク２とＭＯ８ｌ・ランジ
スタ３の電気的配線として用いられるものである。この
多結晶シリコン膜１の電気抵抗は小さければ小さい程、
その部分の電圧降下は小さく、かつ信号伝達の時間遅第
１．が小さくてすむので、集積回路の特性上好ましい。
電気的配線σ〕低抵抗小さくするには、多結晶シリコン
膜１の膜厚を大きくしたり、配線幅を広くすれば良（・
カー、前者の場合にはバターニングの精度が悪くなると
いう欠点があり、後者の場合には集積度か−Ｆ’ ｈ′
−るという欠点があった。
膜１の膜厚を大きくしたり、配線幅を広くすれば良（・
カー、前者の場合にはバターニングの精度が悪くなると
いう欠点があり、後者の場合には集積度か−Ｆ’ ｈ′
−るという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになさねｋもので、シリコンゲーＦＭＯ８型集積回
路におけるＭＯＳ）ランジスタ間を電気的に接続する多
結晶シリコン膜の雷、気抵抗を小さくするために同一の
箇所の電気的接続ｖＣａ敬の多結晶シリコン膜を用いた
半導体集積回路を提供することを目的とする。
ためになさねｋもので、シリコンゲーＦＭＯ８型集積回
路におけるＭＯＳ）ランジスタ間を電気的に接続する多
結晶シリコン膜の雷、気抵抗を小さくするために同一の
箇所の電気的接続ｖＣａ敬の多結晶シリコン膜を用いた
半導体集積回路を提供することを目的とする。
第２図はこの発明の一実施例を示す半導体集積回路の一
部断面図て゛ある。同図において、第１図と同一符号、
を付した部分は同一部分を示−ｆ−（以下、他の図面に
おいても同様とする）。４は多＋１−１５晶ンリフン膜
１と同一の箇所Ｙ［絖する多結晶ンリコン膜誉、必ずし
も多結晶シリコン膜１と同一の平面形状を有する必要は
ない。５は前記多結晶シリコン膜１と４の間に形成さ才
また酸化膜である。
部断面図て゛ある。同図において、第１図と同一符号、
を付した部分は同一部分を示−ｆ−（以下、他の図面に
おいても同様とする）。４は多＋１−１５晶ンリフン膜
１と同一の箇所Ｙ［絖する多結晶ンリコン膜誉、必ずし
も多結晶シリコン膜１と同一の平面形状を有する必要は
ない。５は前記多結晶シリコン膜１と４の間に形成さ才
また酸化膜である。
次に、上記の発明の一実施例をなす半導体集積回路の製
造について説明する。公知の技術により、第１図に示す
構造の半導体集積回路の構造が得られる。これを酸化界
囲気で熱処理すると、第３図に示すようＶＣＭＯＳトラ
ンジスタ２，３およびその間な接続する多結晶シリコン
膜１上に酸化膜５が形成される。次に通常の写真製版技
術を用いて、多結晶シリコン膜１とＭＯＳ）ランンスタ
２，３との接続部分の酸化膜５ａ、５ｂを除去すると第
４図に示すようＫＭＯ８）ランジスタ２，３との接続部
分の多結晶シリコン膜１の表面が露出さハた状態が得ら
れる。そして導電性を有する多結晶シリコンを全面に付
着して、写真製版技術により必要部分を残す一部、第２
図に示すようなこの発明の一実施例をなす半導体集積回
路の４Ｍ造が１４１らｉ！る。ＭＯＳ）ランジスタ２と
３を接続する多結晶シリコン膜１の抵抗が２００Ωのと
き、上記実施例によるのと同じ抵抗を有する多結晶シリ
コン１１囁４を付加するので、ＭＯＳ）ランジスタ２と
３の間の′眠気的接続抵抗を１００Ωυで下げることが
可能となる。
造について説明する。公知の技術により、第１図に示す
構造の半導体集積回路の構造が得られる。これを酸化界
囲気で熱処理すると、第３図に示すようＶＣＭＯＳトラ
ンジスタ２，３およびその間な接続する多結晶シリコン
膜１上に酸化膜５が形成される。次に通常の写真製版技
術を用いて、多結晶シリコン膜１とＭＯＳ）ランンスタ
２，３との接続部分の酸化膜５ａ、５ｂを除去すると第
４図に示すようＫＭＯ８）ランジスタ２，３との接続部
分の多結晶シリコン膜１の表面が露出さハた状態が得ら
れる。そして導電性を有する多結晶シリコンを全面に付
着して、写真製版技術により必要部分を残す一部、第２
図に示すようなこの発明の一実施例をなす半導体集積回
路の４Ｍ造が１４１らｉ！る。ＭＯＳ）ランジスタ２と
３を接続する多結晶シリコン膜１の抵抗が２００Ωのと
き、上記実施例によるのと同じ抵抗を有する多結晶シリ
コン１１囁４を付加するので、ＭＯＳ）ランジスタ２と
３の間の′眠気的接続抵抗を１００Ωυで下げることが
可能となる。
なお、上記実施例では、２ ＪＶｉ類の多結晶ンリコン
膜を用いたが、３４ｆＡ類以上の多結晶ソリコン膜を用
いることが可能であることは言うまでもない。
膜を用いたが、３４ｆＡ類以上の多結晶ソリコン膜を用
いることが可能であることは言うまでもない。
また、多結晶シリコン膜に限らず、導電性を有する薄膜
ＶＣＪ、；いても同様のことが言えることももちろんで
ある。
ＶＣＪ、；いても同様のことが言えることももちろんで
ある。
さらに、上記実施例ではンリフングー）ＭＯ８型集積回
路について説明したが、他の半導体集ｔｉＴ回路におい
てもこの発明は応用できる。
路について説明したが、他の半導体集ｔｉＴ回路におい
てもこの発明は応用できる。
以上説、明したようＫ、この発明け、複斂の素子間を１
「５気的に接続する４電性Ｔ’（ｒｊ欣として、重ね合
わせた複数の導電性薄膜を用いたので、導Ｔに性薄膜の
市、気抵抗が減少し、市、圧呻下１時間遅れな・ど信号
伝達止釘ｆ Ｌ−いＬｆケ性を有する半導体１１キ績回
路を提供できるという極めズーイーぐｊまた効果を有す
る。
「５気的に接続する４電性Ｔ’（ｒｊ欣として、重ね合
わせた複数の導電性薄膜を用いたので、導Ｔに性薄膜の
市、気抵抗が減少し、市、圧呻下１時間遅れな・ど信号
伝達止釘ｆ Ｌ−いＬｆケ性を有する半導体１１キ績回
路を提供できるという極めズーイーぐｊまた効果を有す
る。
第１Ｎは従来のＭＯ８型ｊ１％む゛（回路を示す一部＋
ｔ／ｉ面図、第２図はこの発明の一実施例によるＭＣＩ
型集積回路を示す一部断面図、第３図、第４図はこの発
明の一実施例の制令工程を示す断面図である。 図中、１．４は多結晶ンリコン膜、２．３はＭＯＳ）ラ
ンジスタ、４は多結晶シリフン膜、５は酸化膜である。 なす（（、図中の同一符号は同一または相当部分を示す
。 代理人 葛 野 信 −（外１名） 手続補正前、（自発） 入・−′１゛・ ’１１・＋１’［Ｉｉ長官ＩＩつ １ ・ＩＴｆ十の表示 １１．１１
９（ｉｌｌ占５ ？ −１１３３７０８号２ づと明の
’／Ｉ（’＋、 ｌ’−４体集ＪＪ１１回路；
号 を山正イ１４ ると ・ＩＣｌ’ｌとの関脩 １１゛許出１：ｐ１’ｉ人
ｆｉ、＋’＋１ 東宿都千代田区Ｊしの内皿
Ｆ目２計、゛３ど名 （ろ、（ｆｉ（Ｉｌｌ ミ
菱１□１．機１宋式会？１代表と 片 山 １ニ ハ
部 １１代理人 ｆｌ 所 小車°都千代田区丸の内二丁１目
２「什；（シ；５、補正の対象 明細書の持前請求の範囲の４１■１発明の詳細な説明の
４１１！ｌおよび図面の簡単な説明の欄６、補ＩＦの内
容 （１）明細書の特許請求の範囲を別紙のように補１「す
る。 （２）明細書第４頁１４〜１５行の「屯ね合わせた」の
個所を削除する。 （３）回しく第５頁６行の「４は多結晶シリコン膜」の
個所を削除する。 世上 ２、特許請求の範囲 複数の素子を有し、これらの素子間を導電性薄膜゛で接
緋、シた半導体集積回路において、前記素子間口数個の
導電性薄膜で接続したことを特徴とする半導体集積回路
。
ｔ／ｉ面図、第２図はこの発明の一実施例によるＭＣＩ
型集積回路を示す一部断面図、第３図、第４図はこの発
明の一実施例の制令工程を示す断面図である。 図中、１．４は多結晶ンリコン膜、２．３はＭＯＳ）ラ
ンジスタ、４は多結晶シリフン膜、５は酸化膜である。 なす（（、図中の同一符号は同一または相当部分を示す
。 代理人 葛 野 信 −（外１名） 手続補正前、（自発） 入・−′１゛・ ’１１・＋１’［Ｉｉ長官ＩＩつ １ ・ＩＴｆ十の表示 １１．１１
９（ｉｌｌ占５ ？ −１１３３７０８号２ づと明の
’／Ｉ（’＋、 ｌ’−４体集ＪＪ１１回路；
号 を山正イ１４ ると ・ＩＣｌ’ｌとの関脩 １１゛許出１：ｐ１’ｉ人
ｆｉ、＋’＋１ 東宿都千代田区Ｊしの内皿
Ｆ目２計、゛３ど名 （ろ、（ｆｉ（Ｉｌｌ ミ
菱１□１．機１宋式会？１代表と 片 山 １ニ ハ
部 １１代理人 ｆｌ 所 小車°都千代田区丸の内二丁１目
２「什；（シ；５、補正の対象 明細書の持前請求の範囲の４１■１発明の詳細な説明の
４１１！ｌおよび図面の簡単な説明の欄６、補ＩＦの内
容 （１）明細書の特許請求の範囲を別紙のように補１「す
る。 （２）明細書第４頁１４〜１５行の「屯ね合わせた」の
個所を削除する。 （３）回しく第５頁６行の「４は多結晶シリコン膜」の
個所を削除する。 世上 ２、特許請求の範囲 複数の素子を有し、これらの素子間を導電性薄膜゛で接
緋、シた半導体集積回路において、前記素子間口数個の
導電性薄膜で接続したことを特徴とする半導体集積回路
。
Claims (1)
- 複数の素子を有し、これらの素子間を導電性簿膜で接続
した半導体集積回路において、前記素子間を重ね合わせ
た複数個の導電性薄膜で接続したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16370682A JPS5952851A (ja) | 1982-09-18 | 1982-09-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16370682A JPS5952851A (ja) | 1982-09-18 | 1982-09-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952851A true JPS5952851A (ja) | 1984-03-27 |
Family
ID=15779076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16370682A Pending JPS5952851A (ja) | 1982-09-18 | 1982-09-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952851A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-09-18 JP JP16370682A patent/JPS5952851A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
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