JPS5950103B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5950103B2 JPS5950103B2 JP52097610A JP9761077A JPS5950103B2 JP S5950103 B2 JPS5950103 B2 JP S5950103B2 JP 52097610 A JP52097610 A JP 52097610A JP 9761077 A JP9761077 A JP 9761077A JP S5950103 B2 JPS5950103 B2 JP S5950103B2
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- JP
- Japan
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- bit line
- layer
- capacitance
- polycrystalline silicon
- silicon
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、例えば、ｌトランジスタ、１ストーリツジ・
キャパシタンス型メモリ・セルのようなメモリ・セルを
有する半導体記憶装置の改良に関する。
キャパシタンス型メモリ・セルのようなメモリ・セルを
有する半導体記憶装置の改良に関する。
現在、最も一般的なダイナミックＭＩＳ−ＲＡＭとして
は、第１図に見られるような１トランジスタ、１ストー
リツジ・キャパシタンス型メモリ・セルで構成されたも
のが知られている。
は、第１図に見られるような１トランジスタ、１ストー
リツジ・キャパシタンス型メモリ・セルで構成されたも
のが知られている。
即ち、図に於いて、ＢＬはビット線、ＷＬは語線、ＴＲ
はＭＩＳ電界効果トランジスタ、Ｃｓはストーリツジ・
キャパシタ（或いはその容量）、ＣＢはピット・ライン
の寄生容量を示している。ところで゛、この種のメモリ
・セルの出力レベルΔＶは次式で表わされる。
はＭＩＳ電界効果トランジスタ、Ｃｓはストーリツジ・
キャパシタ（或いはその容量）、ＣＢはピット・ライン
の寄生容量を示している。ところで゛、この種のメモリ
・セルの出力レベルΔＶは次式で表わされる。
即ち、
”＝ ・ Ｑ
ＣＳ＋ＣＢ
Ｑ：容量Ｃｌの蓄積電荷量
この出力レベルΔＶは、センス増幅器の最小感度以上に
設定されなければならない。
設定されなければならない。
そして、センス増幅器の感度向上も限度があるので、出
力レベルΔＶを所定値以上に維持しようとすると、どう
しても容量Ｃｓと容量ＣＢとの関係で考慮しなければな
らない。通常、ビット線ＢＬは、一導電型の半導体基板
に逆導電型の不純物を導入して形成した層を用いるから
、容量ＣＢの主成分は接合容量であり、これを小さくす
ることにも限度がある。そこで、後は容量Ｃｌを容量Ｃ
Ｂと比較して或る値を維持できるように配慮することが
残された手段である。従つて、一般に、容量Ｃｌを確保
する為、チップに於いて占める面積はかなり大きなもの
となつている。例えば４にビットｎチャネルＭＯＳ−Ｒ
ＡＭの場合では、メモリ・セルに於けるトランジスタの
面積に対して３乃至５倍になつている。また、容量ＣＢ
が大であると、ビット線ＢＬに於いて信号が遅延し、メ
モリ・セルからセンス増幅器まで信号が到達する時間が
長くなる。このような欠点は、公知のチャージ・カブル
ド゛（ＣＣ）・ ＲＡＭ等、ストーリツジ・キャパシタ
における電荷をビット線を介して検出する型式の記憶装
置全てにおいて生じるものである。本発明は、ビット線
の寄生容量を小さくすることができるようにし、その結
果、ストーリツジ・キャパシタが小面積で済むように、
また、信号の遅延時間を短縮できるようにした半導体記
憶装置を提供するものであり、以下これを詳細に説明す
る。
力レベルΔＶを所定値以上に維持しようとすると、どう
しても容量Ｃｓと容量ＣＢとの関係で考慮しなければな
らない。通常、ビット線ＢＬは、一導電型の半導体基板
に逆導電型の不純物を導入して形成した層を用いるから
、容量ＣＢの主成分は接合容量であり、これを小さくす
ることにも限度がある。そこで、後は容量Ｃｌを容量Ｃ
Ｂと比較して或る値を維持できるように配慮することが
残された手段である。従つて、一般に、容量Ｃｌを確保
する為、チップに於いて占める面積はかなり大きなもの
となつている。例えば４にビットｎチャネルＭＯＳ−Ｒ
ＡＭの場合では、メモリ・セルに於けるトランジスタの
面積に対して３乃至５倍になつている。また、容量ＣＢ
が大であると、ビット線ＢＬに於いて信号が遅延し、メ
モリ・セルからセンス増幅器まで信号が到達する時間が
長くなる。このような欠点は、公知のチャージ・カブル
ド゛（ＣＣ）・ ＲＡＭ等、ストーリツジ・キャパシタ
における電荷をビット線を介して検出する型式の記憶装
置全てにおいて生じるものである。本発明は、ビット線
の寄生容量を小さくすることができるようにし、その結
果、ストーリツジ・キャパシタが小面積で済むように、
また、信号の遅延時間を短縮できるようにした半導体記
憶装置を提供するものであり、以下これを詳細に説明す
る。
第２図は本発明一実施例によるＣＣ−ＲＡＭ型式のメモ
リ・セルの要部説明図である。
リ・セルの要部説明図である。
図に於いて、１はシリコン半導体基板、２は二酸化シリ
コンの埋込み層、３は多結晶シリコンのｎ゛型ビット線
領域、４は二酸化シリコンの分離層、５は二酸化シリコ
ンの絶縁膜、５Ｇはゲート絶縁膜、６はＭＩＳ容量部分
を構成する為の第１多結晶シリコン層、７はＭＩＳスイ
ッチング部分を構成する為の第２多結晶シリコン層、８
はＭＩＳ容量部分、９はＭＩＳスイツチング部分である
。
コンの埋込み層、３は多結晶シリコンのｎ゛型ビット線
領域、４は二酸化シリコンの分離層、５は二酸化シリコ
ンの絶縁膜、５Ｇはゲート絶縁膜、６はＭＩＳ容量部分
を構成する為の第１多結晶シリコン層、７はＭＩＳスイ
ッチング部分を構成する為の第２多結晶シリコン層、８
はＭＩＳ容量部分、９はＭＩＳスイツチング部分である
。
このように、ビツト線領域３の底部に絶縁物の理込み層
２を配置することに依り、ビツト線領域３に於ける寄生
容量ＣＢは大幅に低下する。例えば、４Ｋビツトｎチヤ
ネルＭＯＳ− ＲＡＭでは、寄生容量ＣＢが従来の約１
／１０に減少する。従つて、ビツト線での信号伝播遅延
時間もｌ／１０になる。そして、センス増幅器に対する
メモリ・セルの出力レベルに低下を来たすことなくスト
ーリツジ・キヤパシタであるＭＩＳ容量部分の面積は従
来の１／５にすることができる。また、従来ＭＯＳ−
ＲＡＭでは、拡散層の容量を減少させ、集積度を向上さ
せるために、浅い拡散を行なおうとすると、拡散層の電
気抵抗が増大し、伝号の電播遅延時間が長くなるだけで
なく、信号レベルが低下しセンスアンプの感度以下にな
つてしまうという不都合が生じる。
２を配置することに依り、ビツト線領域３に於ける寄生
容量ＣＢは大幅に低下する。例えば、４Ｋビツトｎチヤ
ネルＭＯＳ− ＲＡＭでは、寄生容量ＣＢが従来の約１
／１０に減少する。従つて、ビツト線での信号伝播遅延
時間もｌ／１０になる。そして、センス増幅器に対する
メモリ・セルの出力レベルに低下を来たすことなくスト
ーリツジ・キヤパシタであるＭＩＳ容量部分の面積は従
来の１／５にすることができる。また、従来ＭＯＳ−
ＲＡＭでは、拡散層の容量を減少させ、集積度を向上さ
せるために、浅い拡散を行なおうとすると、拡散層の電
気抵抗が増大し、伝号の電播遅延時間が長くなるだけで
なく、信号レベルが低下しセンスアンプの感度以下にな
つてしまうという不都合が生じる。
それに対し、本発明の如く、埋込み酸化層上の多結晶シ
リコン層に半導体不純物（例えば燐イオン゜”Ｐｆ）を
拡散すると、同一拡散条件下で単結晶シリコン中よりも
拡散速度が約２．５倍大きいために、多結晶シリコン層
の方が電気抵抗を低くすることが出来る。例えば、厚さ
１ 〔μｍ〕の多結晶シリコン層に対し、単結晶シリコ
ンにおいては拡散の深さが０．６〔μｍ〕、表面濃度が
５×１０”゜〔ＡｔＯｍ／Ｃｍ２〕 となる拡散条件で
燐イオンを拡散すると、四探針法による表面抵抗は、多
結晶シリコン層の方が約１／１０になる。このように拡
散抵抗の面からも、信号レベルを低下させず、信号の遅
廷を増大させることなく、ビツト線幅を細＜することが
できるから、装置の集積度を向上させ得る。次に、第２
図実施例を製造する場合の要点について説明する。
リコン層に半導体不純物（例えば燐イオン゜”Ｐｆ）を
拡散すると、同一拡散条件下で単結晶シリコン中よりも
拡散速度が約２．５倍大きいために、多結晶シリコン層
の方が電気抵抗を低くすることが出来る。例えば、厚さ
１ 〔μｍ〕の多結晶シリコン層に対し、単結晶シリコ
ンにおいては拡散の深さが０．６〔μｍ〕、表面濃度が
５×１０”゜〔ＡｔＯｍ／Ｃｍ２〕 となる拡散条件で
燐イオンを拡散すると、四探針法による表面抵抗は、多
結晶シリコン層の方が約１／１０になる。このように拡
散抵抗の面からも、信号レベルを低下させず、信号の遅
廷を増大させることなく、ビツト線幅を細＜することが
できるから、装置の集積度を向上させ得る。次に、第２
図実施例を製造する場合の要点について説明する。
（ｌ）例えば、比抵抗ｌ 〔Ω・ Ｃｍ〕、面指数（１
００）のｐ型シリコン半導体基板１に熱酸化方を適用し
、厚さ例えば１ 〔μｍ〕の二酸化シリコン層を形成す
る。
００）のｐ型シリコン半導体基板１に熱酸化方を適用し
、厚さ例えば１ 〔μｍ〕の二酸化シリコン層を形成す
る。
（２）ビツト線領域を形成するフオト・マスクを利用し
て前記二酸化シリコン層のパターニングを行ない理込み
層２となる部分を残して他を除去する。
て前記二酸化シリコン層のパターニングを行ない理込み
層２となる部分を残して他を除去する。
（３）例えば気相エピタキシヤル成長方を適用してシリ
コンを例えば１ 〔μｍ〕程度成長させる。
コンを例えば１ 〔μｍ〕程度成長させる。
すると埋込み層２上には多結晶シリコンが、また、その
他の部分には単結晶シリコンが成長する。（４）この後
の工程は、通常のＭＯＳ− ＲＡＭを製造する場合と全
く同様である。
他の部分には単結晶シリコンが成長する。（４）この後
の工程は、通常のＭＯＳ− ＲＡＭを製造する場合と全
く同様である。
そして、その工程中に埋込み層２上の多結晶シリコン部
分にはｎ”型不純物が導入されてビツト線領域３となる
ものである。このビツト線領域３は、その底面が絶縁物
の理込み層２で絶縁され、ｐ型シリコン半導体基板１と
の間でｐ−ｎ接合を形成しているのは、その側面の極く
一部である。以上 尚、前記実施例ではＣＣ− ＲＡＭ型のメモリ・セルを
有する装置について前述したが、本発明を従来のｌトラ
ンジスタ、１ストーリツジ・キヤパシタ型ＲＡＭに於け
るビツト線に適用しても全く同じ効果が得られる。
分にはｎ”型不純物が導入されてビツト線領域３となる
ものである。このビツト線領域３は、その底面が絶縁物
の理込み層２で絶縁され、ｐ型シリコン半導体基板１と
の間でｐ−ｎ接合を形成しているのは、その側面の極く
一部である。以上 尚、前記実施例ではＣＣ− ＲＡＭ型のメモリ・セルを
有する装置について前述したが、本発明を従来のｌトラ
ンジスタ、１ストーリツジ・キヤパシタ型ＲＡＭに於け
るビツト線に適用しても全く同じ効果が得られる。
本発明に依る効果を列挙すると次の通りである。
（イ）センス増幅器の感度を従来通りとするならば、ス
トーリツジ・キヤパシタの面積を小さくすることができ
るから装置の集積度を向上させ得る。
トーリツジ・キヤパシタの面積を小さくすることができ
るから装置の集積度を向上させ得る。
（ロ）ビツト線を伝播する信号の遅廷を低減することが
できる。
できる。
（−→ ビツト線領域にアルミニウムの電極配線を形成
しても、アルミニウム・シリコンの反応に依るアルミニ
ウムの突き抜けは発生しないから、短縮は起らない。
しても、アルミニウム・シリコンの反応に依るアルミニ
ウムの突き抜けは発生しないから、短縮は起らない。
従つて、ビツト線領域を浅く形成することができるから
、一層高速化できる。
、一層高速化できる。
第１図は１トランジスタ、１ストーリツジ・キヤパシタ
のメモリ・セルを表わす回路図、第２図は本発明一実施
例ＣＣ− ＲＡＭの要部説明図である。 図に於いて、１は基板、２は絶縁物の理込み層、３はＮ
ｆ型ビツト線領域、４は分離領域、５は絶縁膜、５Ｇは
ゲート絶縁膜、６，７は多結晶シリコン層、８はＭＩＳ
容量部分、９はＭＩＳスイツチング部分である。
のメモリ・セルを表わす回路図、第２図は本発明一実施
例ＣＣ− ＲＡＭの要部説明図である。 図に於いて、１は基板、２は絶縁物の理込み層、３はＮ
ｆ型ビツト線領域、４は分離領域、５は絶縁膜、５Ｇは
ゲート絶縁膜、６，７は多結晶シリコン層、８はＭＩＳ
容量部分、９はＭＩＳスイツチング部分である。
Claims (1)
- １ 一導電型の半導体基板中に形成された絶縁物の埋込
み層と、該埋込み層上に形成された反対導電型の多結晶
シリコンからなるビット線領域とを有してなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52097610A JPS5950103B2 (ja) | 1977-08-15 | 1977-08-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52097610A JPS5950103B2 (ja) | 1977-08-15 | 1977-08-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5431238A JPS5431238A (en) | 1979-03-08 |
| JPS5950103B2 true JPS5950103B2 (ja) | 1984-12-06 |
Family
ID=14196977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52097610A Expired JPS5950103B2 (ja) | 1977-08-15 | 1977-08-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950103B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108363U (ja) * | 1980-12-24 | 1982-07-03 | ||
| JPS62298159A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | 半導体記憶装置 |
-
1977
- 1977-08-15 JP JP52097610A patent/JPS5950103B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5431238A (en) | 1979-03-08 |
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