JPS5935443A - 半導体ウエハ−内素子への不良マ−ク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体ウェハー内素予告々の電気的特性をチ
ェックし不良素子につけるマークの方式％式％ 従来は、ダイヤモンド針等で素子表面にキズを入れる方
式や、インクを打点する方式が用いられている。

前者ではダイヤモンド針の寿命１位置、高さの管理が容
易でなく、不良素子へのキズの深さ、巾の状態で後工程
に於いて良品素子と不良品素子の識別が難かしく作業効
率の低下と同時に自動化へのネックになっていること。

又良品素子にキズを入れてしまう場合があること。及び
素子にキズを入れることに依りゴミの発生と成り、それ
に依り良品素子へのキズを発生させるという欠点があっ
た。後者では、インクが飛び散ることで良品素子を汚ご
すこと及びインクを乾かす為にベークをしなければなら
ないという欠点があった。

即ち、第１図に示す如〈従来のマーク方式では、半導体
ウェハー１内の不良素子２へのキズ３では良品素子４と
の識別が容易でない又キズによるゴミを良品粂子に散ら
し、キズ発生の原因と成っている。

この発明の目的は、前述した従来のマーク方式とは異な
った方式であり、不良素子と良品素子の識別を容易にす
ることで、後工程での作業性向上及び自動化が容易に成
る。又良品素子のキズ、汚れの発生をなくすことを提供
することにある。

即ち、第２図に示す如く本発明の不良マーク方式は１色
つきの貼着性テープ５を不良素子１２へ貼ることで良品
素子１４と識別を容易にすることとキズを入れない様に
したものである。

第２図はこの発明の一実施例を説明するための上面図で
ある。

図に示す様に素子寸法より小さな面積の色付き貼惰性テ
ープ５を不良素子１２へ貼り付ける方式である。この様
な実施例に依れば、不良素子と良品素子の識別を容易に
し、後工程での作業性の向上及び識別の自動化を容易に
する。又、良品素子へのキズ、汚れを低減させることが
可能である。

【図面の簡単な説明】

第１図は、半導体ウェハー内の不良素子へ従来のマーク
を入れた上面図である。第２図は本発明の一実施例の上
面図である。 尚、図において、１．１１・・・・・・半導体ウェハー
、２．１２・・・・・・不良素子、３・・・・・・不良
マークキズ、４゜１４・・・・・・良品素子、５・・・
・・・色付き貼着性テープ。 第１　図 θＦ 第７区 θＦ

Claims (1)

【特許請求の範囲】
1. 半導体ウェハー内素子の電気的特性不良マークとして色
   付き貼着性テープを貼り付けることを特徴とする方式。