JPS5929137B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS5929137B2 JPS5929137B2 JP9748575A JP9748575A JPS5929137B2 JP S5929137 B2 JPS5929137 B2 JP S5929137B2 JP 9748575 A JP9748575 A JP 9748575A JP 9748575 A JP9748575 A JP 9748575A JP S5929137 B2 JPS5929137 B2 JP S5929137B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mol
- bpsg
- semiconductor substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
従来半導体集積回路（以後ＩＣと略称する）を製造する
に当つて、ＩＣ中の機能素子間を電気的に相互接続する
には導電性薄膜に依ることが多い。
に当つて、ＩＣ中の機能素子間を電気的に相互接続する
には導電性薄膜に依ることが多い。
具体的には半導体基体に設けた絶縁物層上にこの導電性
薄膜が積層され、絶縁物層を選択的に除去して形成した
小孔を通して露出した半導体基体と接続する。又この導
電性薄膜は他の膜層と交叉する場合も多く、この膜層は
絶縁性、半絶縁性又は導電性の場合もある。ところでこ
のような導電性薄膜は真空蒸着法で形成し、写真食刻法
を利用してＩＣを製造すると膜層の厚さによつて段差を
生じる。これは場合によつては極端な段差となつて、時
にはオーバーハングした縁となることもある。このよう
な段差は導電性薄膜にクラックが発生する原因となりひ
いては製品歩溜り低下の原因となる。この種のクラック
を防ぐにはＩＣ中の膜層の厚さを変化させたり、或は１
段で大きく変えず段数を増やして徐々に高さを変えるか
、更に又段差部分を食刻処理して傾斜面とする等の方法
で段差を小さくするよう配慮されて来た。このような段
数増加や傾斜面の形成はどうしても面積増加となり又膜
層の厚さを変化させるのは必要とする回路特性と相容れ
ない時が多い。一方シリコンゲート方式を採用した絶縁
ゲート形電界効果ＩＣは集積度が向上するので賞用され
ているが、これでは前記導電性薄膜と共に絶縁物上に被
着したシリコンを交叉する必要があるので導電性薄膜の
クラック発生は大きな問題となる。本発明は上記欠点を
除去した新規な半導体装置及びその製造方法を提供する
ものである。
薄膜が積層され、絶縁物層を選択的に除去して形成した
小孔を通して露出した半導体基体と接続する。又この導
電性薄膜は他の膜層と交叉する場合も多く、この膜層は
絶縁性、半絶縁性又は導電性の場合もある。ところでこ
のような導電性薄膜は真空蒸着法で形成し、写真食刻法
を利用してＩＣを製造すると膜層の厚さによつて段差を
生じる。これは場合によつては極端な段差となつて、時
にはオーバーハングした縁となることもある。このよう
な段差は導電性薄膜にクラックが発生する原因となりひ
いては製品歩溜り低下の原因となる。この種のクラック
を防ぐにはＩＣ中の膜層の厚さを変化させたり、或は１
段で大きく変えず段数を増やして徐々に高さを変えるか
、更に又段差部分を食刻処理して傾斜面とする等の方法
で段差を小さくするよう配慮されて来た。このような段
数増加や傾斜面の形成はどうしても面積増加となり又膜
層の厚さを変化させるのは必要とする回路特性と相容れ
ない時が多い。一方シリコンゲート方式を採用した絶縁
ゲート形電界効果ＩＣは集積度が向上するので賞用され
ているが、これでは前記導電性薄膜と共に絶縁物上に被
着したシリコンを交叉する必要があるので導電性薄膜の
クラック発生は大きな問題となる。本発明は上記欠点を
除去した新規な半導体装置及びその製造方法を提供する
ものである。
即ち燐及び硼素を含有したガラス層を半導体基体とこの
半導体基体に選択的に被着した絶縁物層上に被着した半
導体装置と、このガラス層の表面付近を平滑化する熱処
理工程後に半導体基体を露出する工程を実施したもので
ある。
半導体基体に選択的に被着した絶縁物層上に被着した半
導体装置と、このガラス層の表面付近を平滑化する熱処
理工程後に半導体基体を露出する工程を実施したもので
ある。
ところでＰ２Ｏ，を含んだＳｉＯ２層即ちＰＳＧ層とＢ
２Ｏ３を含んだＳｉＯ２層即ちＢＳＧ層は熱処理工程で
溶融することが知られている。
２Ｏ３を含んだＳｉＯ２層即ちＢＳＧ層は熱処理工程で
溶融することが知られている。
しかし前記ＰＳＧ層はＰ２Ｏ５の生成量増加に伴つて食
刻速度が増大して弗化アンモンで食刻した際熱酸化珪素
の食刻速度に比べて５〜６倍程になるので微細パターニ
ングが難かしい。一方ＢＳＧは含有されるＢ２Ｏ３量が
増大しないと溶融せず２６ｍ０１％で始めて可能になり
しかもこのような組成のＢＳＧは現在知られている溶剤
では食刻不能である。
刻速度が増大して弗化アンモンで食刻した際熱酸化珪素
の食刻速度に比べて５〜６倍程になるので微細パターニ
ングが難かしい。一方ＢＳＧは含有されるＢ２Ｏ３量が
増大しないと溶融せず２６ｍ０１％で始めて可能になり
しかもこのような組成のＢＳＧは現在知られている溶剤
では食刻不能である。
しかし本発明者はＰ，Ｏ，及びＢ，Ｏ３を含有したガラ
ス層（以後ＢＰＳＧ）は含有両不純物が可成り少量であ
つても溶融可能であることと、更に両含有不純物量の増
大はガラス分極率に相関があり半導体装置として要求さ
れるＶｔｈに影響があることを見出した。
ス層（以後ＢＰＳＧ）は含有両不純物が可成り少量であ
つても溶融可能であることと、更に両含有不純物量の増
大はガラス分極率に相関があり半導体装置として要求さ
れるＶｔｈに影響があることを見出した。
第１図は横軸にＰ２Ｏ５ｍＯＩ濃度縦軸にＢ２Ｏ３ｍＯ
ｌ濃度を採り各濃度における弗化アンモン食刻液による
食刻速度と、溶融温度と、更にガラス分極率の関係を示
した。
ｌ濃度を採り各濃度における弗化アンモン食刻液による
食刻速度と、溶融温度と、更にガラス分極率の関係を示
した。
図中０印を結んだ実線で示した曲線はＢＰＳＧ層の弗化
アンモンに対する食刻速度と珪素ガラスのそれとの比が
０．５−２．０になる時のＰ２Ｏ５及びＢ，Ｏ３の濃度
を示した。
アンモンに対する食刻速度と珪素ガラスのそれとの比が
０．５−２．０になる時のＰ２Ｏ５及びＢ，Ｏ３の濃度
を示した。
この食刻速度比の選定はＢＰＳＧ層と第２の絶縁物層を
食刻した後の形状を考慮を加えたものである。即ち第２
図には食刻速度比に食刻部分の断面形状を示したが、図
より明らかなように前記比即ちＢＰＳＯ刻速度／ＳｉＯ
２食刻速度−０．５〜２．０の範囲であれば制御可能で
ある。これよりはずれると食刻速度が早すぎたり遅すぎ
たりして工業的手法としては採用不能である。したがつ
てＢＰＳＧ層のＰ２Ｏ５及びＢ２Ｏ３の濃度を上述の範
囲に選定する。△Δ次にＢＰＳＧ層の溶融温度から来る
含有不純物濃度制限である。第１図中の破線は１０００
℃、１１００℃及び１２００℃でのＢＰＳＧ層の溶融を
ＳＥＭ観察によつて調査したＰ２Ｏ，．Ｂ，Ｏ３濃度限
界を示した。濃度の下限はＢＰＳＧ層の溶触効果から規
定され半導体装置を製造するに当つては１２００℃以下
で溶融することが第２の条件となる。次にガラスの分極
と半導体装置特性の関係である。
食刻した後の形状を考慮を加えたものである。即ち第２
図には食刻速度比に食刻部分の断面形状を示したが、図
より明らかなように前記比即ちＢＰＳＯ刻速度／ＳｉＯ
２食刻速度−０．５〜２．０の範囲であれば制御可能で
ある。これよりはずれると食刻速度が早すぎたり遅すぎ
たりして工業的手法としては採用不能である。したがつ
てＢＰＳＧ層のＰ２Ｏ５及びＢ２Ｏ３の濃度を上述の範
囲に選定する。△Δ次にＢＰＳＧ層の溶融温度から来る
含有不純物濃度制限である。第１図中の破線は１０００
℃、１１００℃及び１２００℃でのＢＰＳＧ層の溶融を
ＳＥＭ観察によつて調査したＰ２Ｏ，．Ｂ，Ｏ３濃度限
界を示した。濃度の下限はＢＰＳＧ層の溶触効果から規
定され半導体装置を製造するに当つては１２００℃以下
で溶融することが第２の条件となる。次にガラスの分極
と半導体装置特性の関係である。
ＰＳＧを半導体装置の表面に形成すると外部電界はＰＳ
Ｇの分極による影響を受けて比較的低温（例えば６０℃
）で不安定な電気的特性を示す。ＭＯＳトランジスタで
はしきい値Ｖｔｈの変動量ΔＶｔｈ．ｓａｔ．は次式で
与えられることが知られている。｛Ｅ．Ｈ．ＳｎＯｗａ
ｎｄＢ．Ｅ．Ｄｅａｌ：Ｊ．ＥｌｅｃｔｒＯｃｈｅｍ．
ＳＯｃ．，ｌｌ３（１９６６）２３６｝Ｖ −１ ν
Ｐ′−一Ｖ１ １−Ｖｌｌ口′ここでＫ。
Ｇの分極による影響を受けて比較的低温（例えば６０℃
）で不安定な電気的特性を示す。ＭＯＳトランジスタで
はしきい値Ｖｔｈの変動量ΔＶｔｈ．ｓａｔ．は次式で
与えられることが知られている。｛Ｅ．Ｈ．ＳｎＯｗａ
ｎｄＢ．Ｅ．Ｄｅａｌ：Ｊ．ＥｌｅｃｔｒＯｃｈｅｍ．
ＳＯｃ．，ｌｌ３（１９６６）２３６｝Ｖ −１ ν
Ｐ′−一Ｖ１ １−Ｖｌｌ口′ここでＫ。
及びＫｇは珪素ガラス及び溶融ＰＳＧの誘電率
ＸＯ及びＸｇは珪素ガラス及び溶融Ｐ
ＰＳＧの膜厚
Ｖｐは印加電圧、Ｘ，はガラスの分極率である。
（１）式から明らかなようにこの分極率が大きくなる程
△Ｖｔｈ．Ｓａｔは大きくなる。
△Ｖｔｈ．Ｓａｔは大きくなる。
この分極率を第３図でみるとＰ２Ｏ５のモル濃度の２乗
に比例して増大する。第３図は横軸にＰ２Ｏ，濃度縦軸
に分極率を採りＰＳＧに添加するＢ２Ｏ３濃度をパラメ
ータとして示した図であるが、Ｂ２Ｏ３濃度増大に伴つ
て分極率ｘは減少する。この事からＰＳＧにＰＢ２Ｏ３
を添加したＢＰＳＧにあつては分極率の点で優れている
ことが判明した。
に比例して増大する。第３図は横軸にＰ２Ｏ，濃度縦軸
に分極率を採りＰＳＧに添加するＢ２Ｏ３濃度をパラメ
ータとして示した図であるが、Ｂ２Ｏ３濃度増大に伴つ
て分極率ｘは減少する。この事からＰＳＧにＰＢ２Ｏ３
を添加したＢＰＳＧにあつては分極率の点で優れている
ことが判明した。
今Ｘ。
＝１．０μ、Ｘｇ＝０．５μ、ｐ＝２０の場合を想定し
て且つΔＶｔｈ．Ｓａｔ≦０．５であれば半導体素子の
信頼性は一応問題はないと考えられる。よつて前述のＸ
。，Ｘｇ，Ｖｐを（１）式に代入すると ＸＳａ３・・
・（２）ｐ この（２）式を利用してＢＰＳＧ層におけるＰ，Ｏ，及
びＢ２Ｏ３濃度を第３図から求められこれを第１図に一
点鎖線で示した。
て且つΔＶｔｈ．Ｓａｔ≦０．５であれば半導体素子の
信頼性は一応問題はないと考えられる。よつて前述のＸ
。，Ｘｇ，Ｖｐを（１）式に代入すると ＸＳａ３・・
・（２）ｐ この（２）式を利用してＢＰＳＧ層におけるＰ，Ｏ，及
びＢ２Ｏ３濃度を第３図から求められこれを第１図に一
点鎖線で示した。
このように食刻速度、溶融温度及び分極率の３条件を満
足するＢ２Ｏ３，Ｐ２Ｏ，濃度領域は第１図の斜線部分
となりこれはＰ２Ｏ，５ｍＯｌ％〜１６ｍ０１％Ｂ２Ｏ
，２ｍＯｌ〜２７ｍ０１％含有したＢＰＳＧ層となる。
足するＢ２Ｏ３，Ｐ２Ｏ，濃度領域は第１図の斜線部分
となりこれはＰ２Ｏ，５ｍＯｌ％〜１６ｍ０１％Ｂ２Ｏ
，２ｍＯｌ〜２７ｍ０１％含有したＢＰＳＧ層となる。
したがつて本発明に於いて適用するＢＰＳＧ層は上記組
成と限定する。
成と限定する。
この方法では半導体基体表面からこの表面に積層される
絶縁物層（いわゆるフイールド酸化物）表面迄の距離を
変えずに、この絶縁物層上にＢＰＳＯｆｔｉを被着しこ
の表面附近を平滑化することによつてこのＢＰＳＧ層上
に被着する導電膜のクラツク防止とヒロツク縁発生を防
止している。
絶縁物層（いわゆるフイールド酸化物）表面迄の距離を
変えずに、この絶縁物層上にＢＰＳＯｆｔｉを被着しこ
の表面附近を平滑化することによつてこのＢＰＳＧ層上
に被着する導電膜のクラツク防止とヒロツク縁発生を防
止している。
平滑化とは前記ＢＰＳＧ層がフイールド絶縁物上に設置
される場合その角部を緩やかな曲率を有する部分に変化
させ、又フイールド絶縁物を選択的除去して露出した半
導体基体に前記ＢＰＳＧ層が形成される場合には形成さ
れた孔の底部の角を覆うＢＰＳＧ層が緩やかな曲率を持
つた部分に変化させることを意味する。前記ＢＰＳＧ層
の平滑化は熱処理工程によつて達成されるが前述のよう
に１２００℃以下が望ましいが、更にこの熱処理工程後
にＢＰＳＧ層の開孔を実施することを規定した。
される場合その角部を緩やかな曲率を有する部分に変化
させ、又フイールド絶縁物を選択的除去して露出した半
導体基体に前記ＢＰＳＧ層が形成される場合には形成さ
れた孔の底部の角を覆うＢＰＳＧ層が緩やかな曲率を持
つた部分に変化させることを意味する。前記ＢＰＳＧ層
の平滑化は熱処理工程によつて達成されるが前述のよう
に１２００℃以下が望ましいが、更にこの熱処理工程後
にＢＰＳＧ層の開孔を実施することを規定した。
これはＢＰＳＧ層に含有される不純物が半導体基体中に
拡散されて半導体装置としての特性が損われないように
配慮したものである。ΔΔこのＢＰＳＧ層は従来知られ
ている気相成長法に限らず、溶媒中にガラス層硼素及び
燐を共存させておきこの溶媒を揮散してＢＰＳＧを得る
方法、スパツタリング法、電子ビーム及びレーザ光等を
利用してＢＰＳＧ膜を被着する方法等も適用可能である
。
拡散されて半導体装置としての特性が損われないように
配慮したものである。ΔΔこのＢＰＳＧ層は従来知られ
ている気相成長法に限らず、溶媒中にガラス層硼素及び
燐を共存させておきこの溶媒を揮散してＢＰＳＧを得る
方法、スパツタリング法、電子ビーム及びレーザ光等を
利用してＢＰＳＧ膜を被着する方法等も適用可能である
。
ところで第２図に半導体基体１を被覆する熱酸化絶縁物
層２の食刻速度Ｖ。
層２の食刻速度Ｖ。
．ｌ５ＢＰＳＧ層３の食刻速度Ｖ１との比。／１が５，
２，１等の時マスク４の存在下での開孔部５の食刻断面
形状を拡大して描面した。第４図には酸素とシラン（Ｓ
ｉＨ４）の反応で４００℃の珪素基体上に堆積した気相
成長酸化珪素の食刻速度、第５図には第２図と同条件で
得たＰＳＧの食刻速度を示した。
２，１等の時マスク４の存在下での開孔部５の食刻断面
形状を拡大して描面した。第４図には酸素とシラン（Ｓ
ｉＨ４）の反応で４００℃の珪素基体上に堆積した気相
成長酸化珪素の食刻速度、第５図には第２図と同条件で
得たＰＳＧの食刻速度を示した。
第４図では横軸に平滑化熱処理温度ＴＯｋ及び１／Ｔを
、縦軸に食亥漣度（人／分）を採り平滑化熱処理を窒素
中で１０分間行つた結果を示している。食刻速度は第４
図から明らかなように平滑化熱処理温度Ｔの逆数に比例
して大きくなる。尚第５図にはＰＳＧの食刻速度を示し
たが、横軸にはシランを１６．５ａ／分酸素を２３５７
ｆＬ１／分、キヤリヤガスである窒素を２３１／分に固
定し、フオスフイン流量（―／分）の変化を、縦軸には
平滑化熱処理を窒素中１０５０ノ℃２０分間実施したＰ
ＳＧの食刻速度を示した。
、縦軸に食亥漣度（人／分）を採り平滑化熱処理を窒素
中で１０分間行つた結果を示している。食刻速度は第４
図から明らかなように平滑化熱処理温度Ｔの逆数に比例
して大きくなる。尚第５図にはＰＳＧの食刻速度を示し
たが、横軸にはシランを１６．５ａ／分酸素を２３５７
ｆＬ１／分、キヤリヤガスである窒素を２３１／分に固
定し、フオスフイン流量（―／分）の変化を、縦軸には
平滑化熱処理を窒素中１０５０ノ℃２０分間実施したＰ
ＳＧの食刻速度を示した。
食刻速度は第３図では酸化珪素層の燐濃度に比例して大
きくなる。若しこのＰＳＧを溶融して平滑化すると熱処
理温度としては９００溶Ｃ〜１１００℃が望ましく、こ
の範囲で溶融する燐添加酸化珪素層の燐濃度は第６図の
フオスフイン流量で６〜７ｍ１／ｉ＋に相当するので食
刻速度は７５００〜９０００λ／分となる。この速度は
第２図に示した酸化珪素の１６００人／分と比較すると
約５〜６倍に相当する。従つて本発明方法ではＰＳＧと
酸化珪素の組合せは採用しない。本発明方法ではＢＰＳ
Ｇ層を平滑化する工程と、この工程完了後孔あけ工程を
実施するが、ＢＰＳＧ層のみを採用したので食刻工程は
可成り簡単になる。
きくなる。若しこのＰＳＧを溶融して平滑化すると熱処
理温度としては９００溶Ｃ〜１１００℃が望ましく、こ
の範囲で溶融する燐添加酸化珪素層の燐濃度は第６図の
フオスフイン流量で６〜７ｍ１／ｉ＋に相当するので食
刻速度は７５００〜９０００λ／分となる。この速度は
第２図に示した酸化珪素の１６００人／分と比較すると
約５〜６倍に相当する。従つて本発明方法ではＰＳＧと
酸化珪素の組合せは採用しない。本発明方法ではＢＰＳ
Ｇ層を平滑化する工程と、この工程完了後孔あけ工程を
実施するが、ＢＰＳＧ層のみを採用したので食刻工程は
可成り簡単になる。
更に食刻工程による開孔工程は熱処理工程後に実施され
るのでＰＳＧ層を気相成長法で形成後に写真食刻法を実
施した時起るＰＳＧ層の吸水性によるフオトレジストと
の密着不良を防止することができる。以下実施例により
本発明を詳述する。
るのでＰＳＧ層を気相成長法で形成後に写真食刻法を実
施した時起るＰＳＧ層の吸水性によるフオトレジストと
の密着不良を防止することができる。以下実施例により
本発明を詳述する。
第６図イ〜ハは本発明方法で得られるシリコン絶縁ゲー
ト形ＭＯＳＦＥＴ断面図を工程別に示した。
ト形ＭＯＳＦＥＴ断面図を工程別に示した。
先ずｎ形半導体基体１１を加熱して表面に５０００λの
フイールド酸化珪素層１２を設け、この一部をＰチヤン
ネルＭＯＳ形トランジスタ（以後Ｔｒと略記する）のソ
ース、ドレイン及びゲートの形成用領域１３として開孔
して半導体基体１１を露出する。
フイールド酸化珪素層１２を設け、この一部をＰチヤン
ネルＭＯＳ形トランジスタ（以後Ｔｒと略記する）のソ
ース、ドレイン及びゲートの形成用領域１３として開孔
して半導体基体１１を露出する。
この領域の露出半導体基体表面にはゲート酸化膜１４と
して１５００λの薄い酸化珪素層を加熱酸化により形成
する。この薄い酸化珪素層を含めた酸化珪素上に珪素多
結晶層１５を窒素又は水素をキヤリヤガスとしたシラン
の熱分解で形成する。次に気相成長酸化珪素層１６，１
７を積層する。この気相成長層１６，１７を選択的に食
刻して（ＰＥＰ法）マスク１６，１７を形成するが、こ
れは前述のゲート領域１３及び配線を設ける部分であり
、マスクとしては２５００Ａの酸化珪素で構成する。第
６図イはこの段階で得られた半導体装置の断面図であり
、前述の説明にはないものとしてはゲート酸化珪素層１
４及びフイールド酸化珪素層１２上に形成されたゲート
用多結晶珪素層及び配線用多結晶珪素層を酸化珪素マス
ク１６，１７と共に記載したが両多結晶珪素の番号は１
５としてある。この半成品は次に酸化珪素マスク１６，
１７を食刻除去すると同時に前記ソース、ドレイン形成
用領域を被覆した薄い酸化珪素層を除去し、アクセプタ
不純物の拡散を行つてソース領域１８ドレイン領域１９
を形成する。
して１５００λの薄い酸化珪素層を加熱酸化により形成
する。この薄い酸化珪素層を含めた酸化珪素上に珪素多
結晶層１５を窒素又は水素をキヤリヤガスとしたシラン
の熱分解で形成する。次に気相成長酸化珪素層１６，１
７を積層する。この気相成長層１６，１７を選択的に食
刻して（ＰＥＰ法）マスク１６，１７を形成するが、こ
れは前述のゲート領域１３及び配線を設ける部分であり
、マスクとしては２５００Ａの酸化珪素で構成する。第
６図イはこの段階で得られた半導体装置の断面図であり
、前述の説明にはないものとしてはゲート酸化珪素層１
４及びフイールド酸化珪素層１２上に形成されたゲート
用多結晶珪素層及び配線用多結晶珪素層を酸化珪素マス
ク１６，１７と共に記載したが両多結晶珪素の番号は１
５としてある。この半成品は次に酸化珪素マスク１６，
１７を食刻除去すると同時に前記ソース、ドレイン形成
用領域を被覆した薄い酸化珪素層を除去し、アクセプタ
不純物の拡散を行つてソース領域１８ドレイン領域１９
を形成する。
この工程によつて配線用存びゲート用多結晶珪素層１５
，１５にもアクセプタ不純物が添加されることになるが
実用上差支えないように配慮する。このような拡散工程
完了後の断面図を第６図口に示したが、フイールド酸化
珪素層１２及びゲート酸化珪素層１４の一部が存在する
状態となつている。
，１５にもアクセプタ不純物が添加されることになるが
実用上差支えないように配慮する。このような拡散工程
完了後の断面図を第６図口に示したが、フイールド酸化
珪素層１２及びゲート酸化珪素層１４の一部が存在する
状態となつている。
次にこの半成品をシラン（ＳｉＨ４）１６．５ｄ／分、
酸素２３５ａ／分の混合雰囲気中で半導体基体を４００
℃に保持し、更にフオスフイン（ＰＨ，）３ｎｔ，／５
＋ジボラン（Ｂ２Ｈ６）１．３ａ／分を加え更に６分間
維持してＢＰＳＧ層２０を形成する。次に１０５０℃で
平滑化熱処理を行つてソース、ドレイン各領域用電極、
ゲート電極設定予定地及び多結晶珪素配線体用の所望個
所をフオトレジストを使用して弗化アンモニウムで食刻
開孔する。更にＡｌｌ．３μ蒸着後フオトレジストと燐
酸、硝酸、醋酸の混合溶液で食刻開孔して第４図ハに示
す半導体装置力浣成される。この図で配線体には番号２
２を示した。この第６図ハに示すようにＢＰＳＧ層２０
は緩やかな曲率を持つておりしたがつて配線体２２が段
切れを起したりクラツクが生ずる恐れは極めて少ないこ
とが判る。
酸素２３５ａ／分の混合雰囲気中で半導体基体を４００
℃に保持し、更にフオスフイン（ＰＨ，）３ｎｔ，／５
＋ジボラン（Ｂ２Ｈ６）１．３ａ／分を加え更に６分間
維持してＢＰＳＧ層２０を形成する。次に１０５０℃で
平滑化熱処理を行つてソース、ドレイン各領域用電極、
ゲート電極設定予定地及び多結晶珪素配線体用の所望個
所をフオトレジストを使用して弗化アンモニウムで食刻
開孔する。更にＡｌｌ．３μ蒸着後フオトレジストと燐
酸、硝酸、醋酸の混合溶液で食刻開孔して第４図ハに示
す半導体装置力浣成される。この図で配線体には番号２
２を示した。この第６図ハに示すようにＢＰＳＧ層２０
は緩やかな曲率を持つておりしたがつて配線体２２が段
切れを起したりクラツクが生ずる恐れは極めて少ないこ
とが判る。
第１図は縦軸にＢ，Ｏ，モル濃度、横軸にＰ，Ｏ，モル
濃度を採り、これらと溶融温度、ＢＰＳＧと第２の絶縁
物層の食刻速度比を０．５，２．０とした時のＰ，Ｏ，
，Ｂ２Ｏ，の関係、Ｂ２Ｏ，とＰ２Ｏ，濃度と分極率の
関係を示した図、第２図はＢＰＳＧ層と第２の絶縁物層
の食刻速度比を特定値とした時の食刻後断面図第３図は
横軸にＰ，Ｏ，モル濃度縦軸に分極率を採つてＢ，Ｏ，
濃度をパラメータとした関係図第４図は横軸に温度縦軸
に食刻速度を採つて両者の関係を示した図、第５図はフ
オスフイン流量と食刻速度の関係を横軸にフオスフイン
流量縦軸にエツチング速度を採つて示した図第６図は本
発明に係る半導体装置の工程別の断面図である。 １１：半導体基体、１２：絶縁物層、２０：ＢＰＳＧ層
。
濃度を採り、これらと溶融温度、ＢＰＳＧと第２の絶縁
物層の食刻速度比を０．５，２．０とした時のＰ，Ｏ，
，Ｂ２Ｏ，の関係、Ｂ２Ｏ，とＰ２Ｏ，濃度と分極率の
関係を示した図、第２図はＢＰＳＧ層と第２の絶縁物層
の食刻速度比を特定値とした時の食刻後断面図第３図は
横軸にＰ，Ｏ，モル濃度縦軸に分極率を採つてＢ，Ｏ，
濃度をパラメータとした関係図第４図は横軸に温度縦軸
に食刻速度を採つて両者の関係を示した図、第５図はフ
オスフイン流量と食刻速度の関係を横軸にフオスフイン
流量縦軸にエツチング速度を採つて示した図第６図は本
発明に係る半導体装置の工程別の断面図である。 １１：半導体基体、１２：絶縁物層、２０：ＢＰＳＧ層
。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体に選択的に形成した絶縁物層と、前記半
導体基体の露出部及び前記絶縁物層上のうち少なくとも
一つに平滑に形成された５ｍｏｌ％〜１６ｍｏｌ％のＰ
＿２Ｏ＿５および２ｍｏｌ％〜２７ｍｏｌ％のＢ＿２Ｏ
＿３を含有するガラス層とこのガラス層に設けられた前
記半導体基体に達する開孔とを具備することを特徴とす
る半導体装置。 ２ 半導体気体に選択的に形成した絶縁物上に５ｍｏｌ
％〜１６ｍｏｌ％のＰ＿２Ｏ＿５および２ｍｏｌ％〜２
７ｍｏｌ％のＢ＿２Ｏ＿３を含有したガラス層を被着す
る工程と、このガラス層を平滑化する熱処理を施す工程
と、前記ガラス層を開孔して前記半導体基体を部分的に
露出する工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9748575A JPS5929137B2 (ja) | 1975-08-13 | 1975-08-13 | 半導体装置及びその製造方法 |
| GB32879/76A GB1504484A (en) | 1975-08-13 | 1976-08-06 | Semiconductor device and a method for manufacturing the same |
| DE2636383A DE2636383C2 (de) | 1975-08-13 | 1976-08-12 | Verfahren zum Herstellen eines MOS-Feldeffekttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9748575A JPS5929137B2 (ja) | 1975-08-13 | 1975-08-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5221783A JPS5221783A (en) | 1977-02-18 |
| JPS5929137B2 true JPS5929137B2 (ja) | 1984-07-18 |
Family
ID=14193563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9748575A Expired JPS5929137B2 (ja) | 1975-08-13 | 1975-08-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929137B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594170A (ja) * | 1982-06-30 | 1984-01-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6031500A (ja) * | 1983-07-29 | 1985-02-18 | 大成建設株式会社 | 緊張用液圧ジヤツキ |
| JPH02374A (ja) * | 1988-12-01 | 1990-01-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1975
- 1975-08-13 JP JP9748575A patent/JPS5929137B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5221783A (en) | 1977-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4285761A (en) | Process for selectively forming refractory metal silicide layers on semiconductor devices | |
| US4415383A (en) | Method of fabricating semiconductor devices using laser annealing | |
| JPS61166075A (ja) | 半導体装置およびその製造方法 | |
| US4551907A (en) | Process for fabricating a semiconductor device | |
| JP2553030B2 (ja) | 集積回路構造体およびその製造方法 | |
| JPH06318676A (ja) | 半導体装置の製造方法 | |
| EP0032042B1 (en) | An insulated gate field effect transistor | |
| JP3144056B2 (ja) | 薄膜トランジスタの製法 | |
| JPS62162353A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS5929137B2 (ja) | 半導体装置及びその製造方法 | |
| JPS5922378B2 (ja) | 半導体装置の製造方法 | |
| EP0066675B1 (en) | Processes for the fabrication of field effect transistors | |
| JPS6110996B2 (ja) | ||
| JPS6032974B2 (ja) | 半導体装置の製造方法 | |
| JPS594855B2 (ja) | 半導体装置の製造方法 | |
| JPH01125866A (ja) | 半導体集積回路の製造方法 | |
| JPS6161544B2 (ja) | ||
| JPS6161268B2 (ja) | ||
| JPS6027180B2 (ja) | 半導体装置の製造方法 | |
| JPH01239940A (ja) | 半導体装置 | |
| CA1161969A (en) | Method of fabricating semiconductor devices using laser annealing | |
| JPS60120549A (ja) | 半導体素子用抵抗体 | |
| JPS58182821A (ja) | 半導体装置の製造方法 | |
| JPS61147550A (ja) | 半導体装置の製造方法 | |
| JPH0427166A (ja) | 半導体不揮発性メモリの製造方法 |