DE2636383C2 - Verfahren zum Herstellen eines MOS-Feldeffekttransistors - Google Patents

Verfahren zum Herstellen eines MOS-Feldeffekttransistors

Info

Publication number
DE2636383C2
DE2636383C2 DE2636383A DE2636383A DE2636383C2 DE 2636383 C2 DE2636383 C2 DE 2636383C2 DE 2636383 A DE2636383 A DE 2636383A DE 2636383 A DE2636383 A DE 2636383A DE 2636383 C2 DE2636383 C2 DE 2636383C2
Authority
DE
Germany
Prior art keywords
silicon oxide
oxide film
layer
protective
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2636383A
Other languages
English (en)
Other versions
DE2636383A1 (de
Inventor
Yasuo Iizuka
Hiroshi Yokohama Kanagawa Nakasone
Noboru Tokyo Okuyama
Teruo Yokosuka Kanagawa Yoneyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP9748775A external-priority patent/JPS5228279A/ja
Priority claimed from JP9748575A external-priority patent/JPS5929137B2/ja
Priority claimed from JP9748475A external-priority patent/JPS5221782A/ja
Priority claimed from JP9748675A external-priority patent/JPS5922378B2/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE2636383A1 publication Critical patent/DE2636383A1/de
Application granted granted Critical
Publication of DE2636383C2 publication Critical patent/DE2636383C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Bipolar Transistors (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines MOS-Feldeffekttransistors entsprechend dem Oberbegriff des Anspruchs 1.
Bei integrierten Schaltungen mit eingebauten Halbleitern ist es erforderlich, daß die funktionellen Elemente störungsfrei und elektrisch fehlerfrei angeschlossen werden. Bei der Herstellung einer Halbleiteranordnung wird ein Halbleiterkörper z. B. ein Siliziumsubstrat mit einer Siliziumoxidschicht versehen, woraufhin in die Siliziumoxidschicht Bereiche eingebracht werden, die für die Herstellung der betreffenden integrierten Bauelemente vorzusehen sind. Hierbei ergeben sich oft Mehrschichtanordnungen mit nicht unerheblichen Abstufungsdicken. Wenn z. B. eine der Siliziumoxidschichten verhältnismäßig dick ausgebildet werden muß, ist der Abstand zwischen der oberen Schichtoberfläche und der freiliegenden Oberfläche des Halblehersubstrats so groß, daß die auf der Siliziumoxidschicht auszubildende elektrisch leitende Schicht infolge der beträchtlichen Abstufungshöhe zu Rißbildungen neigt Um solche Rißbildungen an den Abstufungen zu vermeiden, wurde diese in der Vergangenheit abgeflacht und/oder unter Verwendung beispielsweise bestimmte r Ätzverfahren in Mehrfachstufungen unterteilt Hierdurch ergeben sich ungenaue und flächenraubende Abstufungsmuster, die insbesondere bei der Herstellung hochintegrierter und miniaturisierter Halbleiteranordnungen nachteilig sind und das Herstellungsverfahren erheblich erschweren wenn nicht gar unmöglich machen.
Es ist bereits ein Verfahren zur Herstellung von Halbleitervorrichtungen, bei denen auf der Oberfläche eines Körpers aus Halbleitermaterial eine Isolierschicht mit steilen Begrenzungsflächen liegt, über die mindestens abschnittweise ein dünner leitender Film aufgebracht wird, bekannt, bei dem es um die Bruchsicherheit im Abstufungsberejph geht (DE-OS 20 40 180). Zur Erzielung der Bruchsicherheit wird als Schutzschicht eine Deckglasschicht auf die Halbleiteranordnung aufgebracht, die vor Aufbringung des leitenden Films einer Erwärmung unterworfen wird, dergestalt, daß
jo durch plastisches Fließen die scharfen Kanten der stellen Begrenzungsflächen abgerundet bzw. abgestumpft werden. Bei diesem Verfahren zum Herstellen eines MOS-Feldeffekttransistors, der Teil eines integrierten Schaltkreises auf einer Siliziumplatte sein kann, wird die Deckglasschicht aus einem mit Phosphor oder Bor geimpften Siliziumoxid hergestellt, welches einen niedrigeren Schmelzpunkt als die darunter liegenden Bauteile und die gebildete Isolierschicht hat. Zur Bildung dieser Glasschicht werden neben Phosphor
•10 auch andere Glasbildner, wie z. B. Bor, Zink und Blei angegeben. Auf dieser einen, mit Phosphor, Bor od. dgl. dotierten Schutz-Siliziumoxidschicht, wird dann die hierdurch an steilen Begrenzungsflächen bruchsicher gemachte, leitende Schicht aufgebracht.
■»j Hinsichtlich der Verwendung von Phosphoroxid und Boroxid als Bestandteile einer Siliziumoxidschicht ist eine Halbleiteranordnung mit einem mehrschichtigen Isolierfilm und ein Verfahren zur Herstellung derselben bekannt (DE-AS 15 89 899), bei der auf eine das Halbleitersubstrat bedeckende Siliziumoxidschicht eine weitere anorganische Schicht aufgebracht ist, die hier ausschließlich die Aufgabe hat. der Halbleiteranordnung eine bessere Stabilität des Oberflächenladungszustandes und eine erhöhte Beständigkeit gegenüber atmosphärischen Einflüssen, insbesondere einer ausreichenden Wasserresistenz, zu verleihen.
Ausgehend von dem aus der DE-OS 20 40 180 bekannten Stand der Technik, liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren zur
oo Herstellung eines MOS-Feldeffekttransistors der eingangs genannten Art derart weiterzuentwickeln. daß sowohl die Gefahr der Rißbildung in einem elektrisch leitenden Film, der auf einem Schutz-Siliziumoxidfilm aufgebracht wird, vermieden als auch die Polarisierbarkcit des Films in wünschenswerten Grenzen gehalten wird.
Diese Aufgabe wird erfindtingsgemäß durch die im kennzeichnenden Teil des llauptanspruchs angegcbe·
nen Merkmale gelöst
Vorteilhafte AusfOhrungsformen dieser Aufgabenlösungen ergeben sich aus den Unteransprüchen.
Durch die erfindungsgemäße Verfahrensweise lassen sich gleichzeitig drei für die Schichtanordnung des MOS-Feldeffekttransistors wesentliche Parameter vorbestimmen und optimal einstellen.
Im folgenden wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigt
Fig. 1 charakteristische Kurven, aus denen die Beziehung zwischen dsm Gehalt an B2O3 und P2O5 in einem zweiten Schutz-Siliziumoxidfiim und seiner Schmelztemperatur und das Verhältnis zwischen der Ätzgeschwindigkeit einer ersten und der Ätzgeschwindigkeit des zweiten Schutz-Siliziumoxidfüms hervorgeht,
F i g. 2 eine Darstellung des Ätzzustands der beiden Schutz-Siliziumoxidfilme nachdem sie mit einem zahlenmäßig vorbestimmten Verhältnis zwischen den Ätzgeschwindigkeiten geätzt worden sind.
Fig.3 eine graphische Darstellung, av.s der die Beziehung zwischen dem Gehalt an B2O3 und P2Os in der im zweiten Schutz-Siliziumoxidfilm und der Polarisierbarkeit desselben hervorgeht, und
Fig.4A bis 4E schematische Darstellungen der einzelnen Herstellungsstufen eines MOS-Feldeffekttransistors.
Eine Phosphorpentoxid P2O5 enthaltende SiO2-Schicht (im folgenden PSG-Schicht) und eine Bortrioxid B2O3 enthaltende SiO2-Schicht (im folgenden BSG-Schicht) wird bei Hitzeeinwirkung aufgeschmolzen. Mit zunehmendem P2O5-Gehalt steigt die Ätzgeschwindigkeit bzw. das Ausmaß der Ätzung der PSG-Schicht Wenn beispielsweise der P2O5-GeIIaIt der PSG-Schicht 6 Mol-% beträgt, ist die Ätzgeschwindigkeit der PSG-Schicht etwa 5- bis 6mal größer als normal, wobei Schwierigkeiten auftreten, der PSG-Schicht ein feines Muster zu verleihen. Wenn andererseits eine BSG-Schicht wet.ig B2O3 enthält, liegt ihre Schmelztemperatur relativ hoch. Wenn die BSG-Schicht bei einer Temperatur von etwa 100O0C, wie sie üblich ist, aufgeschmolzen werden solL werden in der BSG-Schicht mehr als 26 Mol-% B2O3 benötigt Eine derart große Menge B2O3 enthaltende BSG-Schicht kann mit derzeit verfügbaren Lösungsmitteln nicht geätzt werden.
Eine B2O3 und P2Os enthaltende Siliziumoxidschicht (BPSG-Schicht) kann selbst bei geringem Gehalt an B2O3 wegen der Wechselwirkung von P2Os und B2O3 bei üblicher Temperatur aufgeschmolzen werden. Bei Erhöhung des P2Os-Gehaits erhöht sich das Verhältnis der Ätzgeschwindigkeit nicht merklich. Die Polarisierbarkeit der PBSG-Schicht läßt sich in Abhängigkeit der Mengenanteile P2Os und B2O3 beeinflussen.
Es wurden verschiedene BPSG-Schichten mit unterschiedlichen Mengenverhältnissen an P2Os und B2O3 hergestellt. F i g. 1 zeigt die Schmelztemperatur, Polarisierbarkeit und das Ätzverhältnis bei Verwendung eines NH«F-Ätzmittels. Auf der Abszisse ist die P2O5-MoI-konzentration, auf der Ordinate die B2O3-MoIkonzentration aufgetragen. Die durchgezogenen Linien in F i g. 1 zeigen die Mengenanteile an P2Os und B2O3, wenn die Verhältnisse zwischen den Ätzgeschwindigkeiten der BPSO -Schicht und den, Ätzgeschwindigkeiten der SiOrSchichi 0,5,0,8,1,0,1,4 und 2,0 sind. Die im vorliegenden Falle a^plizierte SiOrSchicht wurde durch thermische Oxidation erzeugt. Die BPSG-Schicht wurde auf der SiO2-Schicht ausgebildet. Die SiO2- Schicht verhindert die Bildung eines unerwünschten Anschlusses durch Diffusion vqp in der BPSG-Schicht enthaltenen Verunreinigungen in das Siliziumsubstrat Das Verhältnis der angegebenen Ätzgeschwindigkeiten ist nach Erwägungen, welche Form die BPSG-Schicht und SiO2-Schicht nach dem Ätzen aufweisen sollen, gewählt worden. Dies beruht darauf, daß sich die Form der Ätzfläche entsprechend dem Verhältnis der Ätzgeschwindigkeiten stark ändert, so wie das aus ι» Fig.2 ersichtlich ist, in welcher der Ätzzustand einer 03 μπι dicken BPSG-Schicht 11 auf der SiO2-Schicht 10 nach dem Ätzen bei Einhaltung eines Verhältnisses der Ätzgeschwindigkeiten der BPSG-Schicht 11 zur Ätzgeschwindigkeit der SiO2-SdUcIu von 5; 2; 1; 1/2 bzw. '/s dargestellt ist In F i g. 2 zeigen die Kurven a,b,c c/und e die Ätzflächen nach dem Ätzen bei Einhaltung eines Verhältnisses der Ätzgeschwindigkeit der BPSG-Schicht 11 zur Ätzgeschwindigkeit der SiOj-Schicht 10 von5;2;l;i/2bzw.'/5.
2u Wie aus Fig.2 hervorgeht, liegen bei Einhaltung eines Verhältnisses der Ätzgeschwindigkeit der BPSG-Schicht 11 zur Ätzgeschwindigkeit der SiO2-Schicht 10 von 1 (Kurve c)die Ätzflächen der BPSG-Schicht ti und der SiO2-Schicht 10 praktisch auf derselben Krümmung.
Das isi besonders vorteilhaft, da zwischen der Ätzfläche der BPSG-Schicht 11 und der Ätzfläche der SiO2-Schicht 10 keine merklichen Winkel gebildet werden. Wenn das Verhältnis der Ätzgeschwindigkeit der BPSG-Schicht 11 zur Ätzgeschwindigkeit der SiO2- Schicht 10 im Bereich von 0,5 bis 2,0, insbesondere 0,8 bis 1,4, liegt, lassen sich zufriedenstellende Ergebnisse erreichen.
Die Beziehung zwischen dem P2O5- und B3O3-Gehalt der BPSG-Schicht und det Schmelztemperatur wird in
F i g. 1 verdeutlicht Die gestrichelt gezeichneten Linien
in F i g. 1 zeigen die Beziehungen zwischen den P2O5- und B2O3-Gehalten der BPSG-Schicht und Grenzlinien der BPSG-Schicht bei 10000C, 110O0C und 12000C.
Eine Halbleiteranordnung mit einer PSG-Schichi auf
ein^r auf einem Siliziumsubstrat befindlichen Siliziumoxidschicht zeigt instabile elektrische Eigenschaften bei relativ niedriger Temperatur, beispielsweise 6O0C, da durch die Polarisation der PSG-Schicht ein externes elektrisches Feld entsteht Es ist bekannt, daß bsi einem Feldeffekt-MOS-Transistor die durch die Polarisierbarkeit beeinflußbare Änderung Δ Vth ■ sat der Schwellenspannung durch folgende Gleichung ausgedrückt wird: (E. H. Snow und B. E. Deal in »J. Electrochem. Soc«, 113 [1966] 263).
-K0XpXgVp
A Vthsot
In der Gleichung bedeuten:
(D
Ko Dielektrizitätskonstante von Siliziumoxid
Kg Dielektrizitätskonstante der aufgeschmolzenen
PSG-Schicht
Xo Dicke der Siliziumoxidschicht
Xg Dicke der aufgeschmolzenen PSG-Schicht
Vp angelegte Spannung
Xp Polarisierbarkeit der BPSG-Schicht.
Die PolarisierbarVeit der BPSG-Schicht wird, wie aus Fig.3 hervorgeht, im Verhältnis zum Quadrat der Molkcmzentration an P2O5 in der BPSG-Schicht erhöht. Gemäß Fig.3 dient die Konzentration des der PSG-Schicht zuzusetzenden B2O3 als Parameter, wobei
die Molkonzentration PjO5 aus der Abszisse und die Polarisierbarkeit der BPSG-Schicht aus der Ordinate hervorgeht. Hieraus ist ersichtlich, daß die durch Zugabe von B2Oj zu der PSG-Schicht gebildete BPSG-Schicht eine wünschenswerte Polarisierbarkeit besitzt. Es sei angenommen, daß Δ Vth ■ sat< 05 V bei ΛΌ-Ι,Ομίπ, Xg-*0£ μηι und Vp=20 V. In diesem Falle gibt es bezüglich der Zuverlässigkeit der Halbleiteranordnung keine Probleme.
In Gleichung (1) werden Xo= 1.0 μπι. Xg= 0,5 μπι und Vp=20V eingesetzt und der erhaltene Ausdruck bezüglich der Ap-Ausbeuten umgestellt:
Xp < 0,3
Die Konzentration an P2Os und B2O1 in der BPSG-Schicht erhält man sus F i g. 3 unter Verwendung der Gleichung (2). Die Ergebnisse sind in F i g. 1 durch die strichpunktierte Linie dargestellt. Der molare Konzentrationsbereich an B2Oj und P2Os. der den Anforderungen an die Ätzgeschwindigkeit, Schmelztemperatur und Polarisierbarkeit genügt, ist in Fig. 1 durch den schraffierten Bereich wiedergegeben.
Der MOS-Feldeffekttransistor, wie er nach dem erfindungsgemäßen Verfahren hergestellt wird, ist nachfolgend näher erläutert.
Ein Siliziumsubstrat 20 mit n-Leitfähigkeit wird zur Ausbildung einer 500 nm dicken Feldsilikonoxidschicht 21 auf der Oberfläche einer Hitzebehandlung unterworfen. Dann wird die Siliziumoxidschicht 21 selektiv weggeätzt, um diejenigen Stellen des Substrats freizulegen, auf die es für die Transistorbildung ankommt. Wie aus Fig.4A hervorgeht, wird auf der freiliegenden Oberfläche des Substrats 20 durch thermische Oxidation eine etwa 150 nm dicke Siliziumoxidschicht als Gateoxidfilm 22 gebildet. Auf der Oberfläche der Feldoxidschicht 21 und des Gateoxidfiims wird durch Pyrolyse eines Silans unter Verwendung von Stickstoff oder Wasserstoff alu Trägergas eine polykristalline Siliziumschicht 23 gebildet. Auf der polykristallinen Siliziumschicht 23 wird durch Aufdampfen eine Siliziumoxidschicht 24 abgelagert. Die Siliziumoxidschicht 24 wird zur Bildung von Masken selektiv geätzt. Aus Fig.4B geht hervor, daß die polykristalline Siliziumschicht mit Ausnahme der maskierten Bereiche entfernt wurde. Aus F i g. 4B geht ferner noch hervor, daß die polykristalline Siliziumschicht 23 auf den Stellen des Gateoxidfilms 22 und einem Bereich der Feldoxidschicht 21 belassen wurde. Letztere Schicht dient zum elektrischen Anschluß. Der Gateoxidfilm 22 wird mit Ausnahme des unter der polykristallinen Siliziumschicht 23 liegenden Teils weggeätzt. In die polykristallinen Schichten 23 und den freiliegenden Teil des Substrats 20 wird Dotierstoff eindiffundiert, so daß die polykristallinen Schichten 23 einen niedrigen Widerstand erhalten. Im Substrat 20 werden, wie aus F i g. 4C hervorgeht, ein Sourcebereich 25 und ein Drainbereich 26 ausgebildet. Die Oberfläche dieser erhaltenen Halbleiteranordnung wird zur Bildung eines ersten Schutz-Siliziumoxidfilms 27 sechs Minuten
ι· lang in einem Gasgemisch aus S1H4 (16,5 ml/min) und Sauerstoff (235 ml/min) auf eine Temperatur von 400° C erhitzt. Dann wird auf dem ersten Schutzfilm 27 ein zweiter Schutz-Siliziumoxidfilm 28 mit vorgegebenen Mengen an B2O1 und P2O-, entsprechend den gestrichel-
-'Ii ten Bertich von F i g. I ausgebildet. Hierzu bedient man sich desselben Verfahrens wie bei der Erzeugung des ersten Schutzfilms 27, wobei jedoch ein Gasgemisch aus PHj (2,5 ml/min) und B2H6 (1,0 ml/min) zum Einsatz gelangt. Der erhaltene MOS-Feldeffekttransistor wird
.·". dann, wie aus Fig.4D hervorgeht, zur Abrundung scharfer Kanten des zweiten Schutzfilms 28 zwanzig Minuten fang auf eine Temperatur von 10000C erhitzt. Hierauf werden diejenigen Stellen der Schutzfilme 27 und 28, unter denen die Source- und Drainbereiche 25,
tu 26 und die polykrisialline Siliziumschicht 23 liegen, zur Ausbildung entsprechender öffnungen mittels eines Photolacks mit NH<F geätzt. Schließlich wird auf den zweiten Schutz-Siliziumoxidfilm 28 zur Ausbildung einer Al-Schicht einer Dicke von 1,3 μπι Aluminium
r. aufgedampft. Die Aluminiumschicht wird mittels eines Photoiacks mit einem Ätzmiueigemisch aus Phosphorsäure, Salpetersäure und Essigsäure weggeätzt. Hierbei werden eine Sourceelektrode 29, eine Drainelektrode 30, eine Gateelektrode 31 und eine weitere Elektrode 32
■in für den elektrischen Anschluß gebildet.
Bei dem beschriebenen Verfahren wird die Dicke des zweiten Schutzfilms 28 derart gewählt, daß sie mehr als ein Drittel der maximalen Höhe einer Oberflächenabstufung des ersten Schutzfilms 27 beträgt.
Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Verfahren zum Herstellen eines MOS-Feldeffekttransistors,
bei dem auf einer Oberfläche eines Siliziumsubstrates (20) des ersten Leitungstyps eine Siliziumoxidschicht (21) gebildet wird,
bei dem die Siliziumoxidschicht (21) selektiv weggeätzt wird, um diejenigen Stellen des Siliziumsubstrates (20) freizulegen, an denen ein Transistor hergestellt werden soll,
bei dem ein Gateoxidfilm (22) auf einem Teil der freiliegenden Oberfläche des Siliziumsubstrates (20) gebildet wird;
bei dem eine polykristaliine Siliziumschicht (23) auf dem Gateoxidfilm (22) gebildet wird, bei dem Source- und Drainbereiche (25, 26) des zweiten Leiiangstyps im Siliziumsubstrat (20) gebildet werden, und
bei dem ein erster undotierter Schutz-Siliziumoxidfilm (27) unter Erhitzung gebildet wird, auf den ersten undotierten Schutz-Siliziumoxidfilm (27) ein zweiter, mit einem Glasbildner wie Bortrioxid oder Phosphorpentoxid dotierter Sciiutz-Siliziumoxidfilm (28) aufgeschmolzen vird, und schließlich die Kontaktierung der Source- und der Drainbereiche (25, 26) erfolgt, dadurch gekennzeichnet, daß als Glasbildner zugleich Bortrioxid B2O3 und Phosphorpentoxid P2O5 verwendet werden, wobei die Konzentrationen dor vorb<:· stimmten Mengen an B2O3 und P2O5, so gewählt werden, daß sowohl der Schmelzpunkt des zweiten Schiw -Siliziumoxidfilms (28) unter 120O0C liegt, als auch das Verhältnis zwischen der Ätzgeschwindigkek des ersten Schutz-Siliziumoxidfilms (27) und der Ätzgeschwindigkeit des zweiten Schutz-Siliziumoxidfilms (28) 0,5 bis 2,0 beträgt, und auch die Polarisierbarkeit des zweiten Schutz-Siliziumoxidfilms (28) unter 03 liegt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Konzentrationen an Phosphorpentoxid und Bortrioxid in dem zweiten Schutz-Siliziumoxidfilm (28) derart vorgegeben werden, daß seine Schmelztemperatur unter 11000C liegt, und daß das Verhältnis zwischen der Ätzgeschwindigkeit des ersten und der Ätzgeschwindigkeit des zweiten Schutz-Siliziumoxidfilms (27, 28) 0.8 bis 1,4 beträgt.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Dicke des zweiten Schutz-Siliziumoxidfilms (28) so vorgegeben wird, daß sie über einem Drittel der maximalen Abstufung des ersten Schutz-Siliziumoxidfilms (27) liegt.
DE2636383A 1975-08-13 1976-08-12 Verfahren zum Herstellen eines MOS-Feldeffekttransistors Expired DE2636383C2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP9748775A JPS5228279A (en) 1975-08-13 1975-08-13 Process of semiconductor device
JP9748575A JPS5929137B2 (ja) 1975-08-13 1975-08-13 半導体装置及びその製造方法
JP9748475A JPS5221782A (en) 1975-08-13 1975-08-13 Producing system and unit of semiconductor
JP9748675A JPS5922378B2 (ja) 1975-08-13 1975-08-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE2636383A1 DE2636383A1 (de) 1977-02-17
DE2636383C2 true DE2636383C2 (de) 1984-03-08

Family

ID=27468545

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2636383A Expired DE2636383C2 (de) 1975-08-13 1976-08-12 Verfahren zum Herstellen eines MOS-Feldeffekttransistors

Country Status (2)

Country Link
DE (1) DE2636383C2 (de)
GB (1) GB1504484A (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517729A (en) * 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
JPS59107582A (ja) * 1982-12-13 1984-06-21 Fuji Photo Film Co Ltd 半導体光検出装置の製造方法
DE102017101333B4 (de) 2017-01-24 2023-07-27 X-Fab Semiconductor Foundries Gmbh Halbleiter und verfahren zur herstellung eines halbleiters

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1204544A (en) * 1966-09-02 1970-09-09 Hitachi Ltd Semiconductor device and method of manufacturing the same
DE2040180B2 (de) * 1970-01-22 1977-08-25 Intel Corp, Mountain View, Calif. (V.St.A.) Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht

Also Published As

Publication number Publication date
DE2636383A1 (de) 1977-02-17
GB1504484A (en) 1978-03-22

Similar Documents

Publication Publication Date Title
DE1589810C3 (de) Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE69124994T2 (de) HALBLEITERSPEICHER MIT EINEM FERROELEKTRISCHEN KONDENSATOR UND EINER SCHUTZSCHICHT AUS TiON
DE2455357C3 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE3780177T2 (de) Integrierter waermetintenstrahl-druckkopf und herstellungsverfahren.
DE2856147C2 (de) Verfahren zum Herstellen einer Elektrode
DE2832740C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einer Mehrebenenverdrahtung
DE2423846A1 (de) Verfahren zur herstellung eines halbleiter-bauelements
EP0005166B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit isolierten Bereichen aus polykristallinem Silicium und danach hergestellte Halbleiteranordnungen
DE2641752A1 (de) Verfahren zur herstellung eines feldeffekttransistors
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2527621C3 (de) Feldeffekt-Halbleiterbauelement
DE2225374B2 (de) Verfahren zum herstellen eines mos-feldeffekttransistors
DE1789024A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10235793A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE2654979C3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2636383C2 (de) Verfahren zum Herstellen eines MOS-Feldeffekttransistors
DE2224515B2 (de) Verfahren zum verdichten von silikatglaesern
DE2738961A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung mit luftisolation
DE2616857A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE1589890B2 (de) Verfahren zum herstellen eines halbleiterbauelementes mit mis struktur
DE3000121A1 (de) Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE19503389C2 (de) Verfahren zur Herstellung eines Kontaktes in einer Halbleitervorrichtung
DE3313163A1 (de) Halbleiteranordnung und verfahren zu ihrer herstellung
DE69027836T2 (de) Verfahren zur herstellung von halbleiteranordnungen

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

8125 Change of the main classification

Ipc: H01L 21/56

8181 Inventor (new situation)

Free format text: YONEYAMA, TERUO, YOKOSUKA, KANAGAWA, JP IIZUKA, YASUO NAKASONE, HIROSHI, YOKOHAMA, KANAGAWA, JP OKUYAMA, NOBORU, TOKYO, JP

D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP