JPS59232403A - インダクタ - Google Patents
インダクタInfo
- Publication number
- JPS59232403A JPS59232403A JP58107036A JP10703683A JPS59232403A JP S59232403 A JPS59232403 A JP S59232403A JP 58107036 A JP58107036 A JP 58107036A JP 10703683 A JP10703683 A JP 10703683A JP S59232403 A JPS59232403 A JP S59232403A
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- inductor element
- substrate
- terminals
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F5/00—Coils
- H01F5/003—Printed circuit coils
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は発振回路や同調増幅器などの周波数同調回路に
用いることができるインダクタに関するものである。
用いることができるインダクタに関するものである。
従来例の構成とその問題点
近年、電子機器が小型化していく中で、回路部品も次々
と小型化されてきた。しかし、同調回路に使用されるイ
ンダクタは、高いＱ値を必要とするため、現在でも合成
樹脂製のボビンに導体線を巻いた大きなものを使用して
おり、他の部品に比べて小を化が遅れている。
と小型化されてきた。しかし、同調回路に使用されるイ
ンダクタは、高いＱ値を必要とするため、現在でも合成
樹脂製のボビンに導体線を巻いた大きなものを使用して
おり、他の部品に比べて小を化が遅れている。
このような状況において、従来モ面インダクタとしては
基板上に導体を印刷やエツチング停によって形成したも
のがある。第１図は従来の印刷やエツチング等で基板上
に形成した平面インダクタの斜視図である。第１図にお
いて１は導体を角形スパイラル状に形成して得た平面イ
ンダクタ素子、２は合成樹脂などの絶縁物よりなる基板
、３お」：び４は平面インダクタ素子１の両端の端子部
分である。以」二のように構成された平面インダクタは
、端子３および４を回路に接続して使用さり、る。この
際、端子４は平面インダクタ素子１の内部に位置してい
るだめ、スルーホールやジャンパーなどを使用して平面
インダクタ素子１の外部に引き出して回路に接続する。
基板上に導体を印刷やエツチング停によって形成したも
のがある。第１図は従来の印刷やエツチング等で基板上
に形成した平面インダクタの斜視図である。第１図にお
いて１は導体を角形スパイラル状に形成して得た平面イ
ンダクタ素子、２は合成樹脂などの絶縁物よりなる基板
、３お」：び４は平面インダクタ素子１の両端の端子部
分である。以」二のように構成された平面インダクタは
、端子３および４を回路に接続して使用さり、る。この
際、端子４は平面インダクタ素子１の内部に位置してい
るだめ、スルーホールやジャンパーなどを使用して平面
インダクタ素子１の外部に引き出して回路に接続する。
また基板２の他のパターンに対する位置合わせは、印刷
時やエツチングレジスト形成時に位置合わせ用の印を使
って行なっていた。
時やエツチングレジスト形成時に位置合わせ用の印を使
って行なっていた。
しかしながら、上記のような構成においては、端子４を
平面インダクタ素子１の外部に引き出して回路に接続す
る際にスルーホールやジャンパー等を使用するので、端
子４とスルーホールやジャンパー等との接続部分やスル
ーホールやジャンパー等の持つ抵抗によってインダーフ
タのＱ値が低下するという陣題点を有していた。また、
印刷や工、チングの位置合わせは、位置合わせ用の印を
使って行なうので、位置精度が十分でないという問題点
を有してめだ。
平面インダクタ素子１の外部に引き出して回路に接続す
る際にスルーホールやジャンパー等を使用するので、端
子４とスルーホールやジャンパー等との接続部分やスル
ーホールやジャンパー等の持つ抵抗によってインダーフ
タのＱ値が低下するという陣題点を有していた。また、
印刷や工、チングの位置合わせは、位置合わせ用の印を
使って行なうので、位置精度が十分でないという問題点
を有してめだ。
発明の目的
本発明は従来技術の持つ上記のような問題点を解消する
もので、基板を介して一部分もしくは全部分を対向させ
たそれぞれのインダクタ素子のスルーホール接続と位置
合わせ精度の向上を同時に行ない、さらにＱ値を低下さ
せずに他の回路に接続できるようにもなるインダクタを
提供することを目的とするものである。
もので、基板を介して一部分もしくは全部分を対向させ
たそれぞれのインダクタ素子のスルーホール接続と位置
合わせ精度の向上を同時に行ない、さらにＱ値を低下さ
せずに他の回路に接続できるようにもなるインダクタを
提供することを目的とするものである。
発明の構成
本発明のインダクタは、基板を介して一部分もＬ＜は全
部分を対向させたぞり、それの電極の所要部分を屈曲さ
せて、上記基板の所要位置の孔に挿入するものであり、
これにより対向電極間のスルーホール接続と位置合わせ
を同時に行ない、さらにＱ値を低下させずに回路に接続
できるものである。
部分を対向させたぞり、それの電極の所要部分を屈曲さ
せて、上記基板の所要位置の孔に挿入するものであり、
これにより対向電極間のスルーホール接続と位置合わせ
を同時に行ない、さらにＱ値を低下させずに回路に接続
できるものである。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図、第３図は本発明の一実施例におけるインダクタ
のインダクタ素子の一例を示すものである。第２図（ａ
） 、 （ｂ）において５は角形スパイラル状に形成し
た銅板よりなるインダクタ素子であり、６および７はそ
のインダクタ素子５の両端の端子である。第３図（ａ）
、 （ｂ）は第２図（ａ） 、 （ｂ）に示した両端
子６，７を屈曲させたインダクタ素子５である。
のインダクタ素子の一例を示すものである。第２図（ａ
） 、 （ｂ）において５は角形スパイラル状に形成し
た銅板よりなるインダクタ素子であり、６および７はそ
のインダクタ素子５の両端の端子である。第３図（ａ）
、 （ｂ）は第２図（ａ） 、 （ｂ）に示した両端
子６，７を屈曲させたインダクタ素子５である。
第４図（ａ） 、 （ｂ）は本発明の一実施例における
インダクタの構成図を示すものである。第３図（ａ）
、 （ｂ）において６は第３図（ａ） 、 （＋−）に
示したインダクタ素子、６および了はインダクタ素子５
の屈曲させた端子、８は合成樹脂などの絶縁物よりなる
基板、９は基板８の裏側に導体ペーストを印刷して形成
したインダクタ素子５と同じ岑状のインダクタ素子であ
る。基板８に導体ペーストを印刷してインダクタ素子９
を形成し、基板８の所定位置の孔１０にインダクタ素子
５の端子６および７を挿入する。
インダクタの構成図を示すものである。第３図（ａ）
、 （ｂ）において６は第３図（ａ） 、 （＋−）に
示したインダクタ素子、６および了はインダクタ素子５
の屈曲させた端子、８は合成樹脂などの絶縁物よりなる
基板、９は基板８の裏側に導体ペーストを印刷して形成
したインダクタ素子５と同じ岑状のインダクタ素子であ
る。基板８に導体ペーストを印刷してインダクタ素子９
を形成し、基板８の所定位置の孔１０にインダクタ素子
５の端子６および７を挿入する。
そして必要に応じそ端子６および７をインダクタ素子９
と接続する。第５図（ａ） 、 （ｂ）は端子６とイン
ダクタ素子９との接続方法の一例を示すものであり、１
１は半田である。端子６を挿入する孔１０のまわりにイ
ンダクタ素子９の一部分をランドとして形成し、半田１
１で接続する。
と接続する。第５図（ａ） 、 （ｂ）は端子６とイン
ダクタ素子９との接続方法の一例を示すものであり、１
１は半田である。端子６を挿入する孔１０のまわりにイ
ンダクタ素子９の一部分をランドとして形成し、半田１
１で接続する。
以上のように本実施例によれば、インダクタ素子５の屈
曲させた端子６およびＹを基板８の所定位置の孔１０に
挿入することにより、インダクタ素子５とインダクタ素
子９との位置合わせを行なうと同時に端子６および７を
スルーホールして使用することができる。
曲させた端子６およびＹを基板８の所定位置の孔１０に
挿入することにより、インダクタ素子５とインダクタ素
子９との位置合わせを行なうと同時に端子６および７を
スルーホールして使用することができる。
次に、本発明の他の実施列について図面を参照しながら
説明する。
説明する。
第６図は本発明の他の実施例におけるインダクタｑ構成
図を示すものである。第６図において、１２は絶縁層、
１３は回路パターンである。
図を示すものである。第６図において、１２は絶縁層、
１３は回路パターンである。
基板８にインダクタ素子９を印刷によって形成し、その
上に絶縁層１２を形成し、そして基板８の側からインダ
クタ素子５を挿入し、必要に応じて半田１１でインダク
タ素子６とインダクタ素子９、回路パターン１３とを接
続する。
上に絶縁層１２を形成し、そして基板８の側からインダ
クタ素子５を挿入し、必要に応じて半田１１でインダク
タ素子６とインダクタ素子９、回路パターン１３とを接
続する。
以上のように本実施例によればインダクタ素子９を基板
内部に設置することも可能であり、これによって端子７
をインダクタ素子５およびインダクタ素子９の外部へ取
り出し、回路）Ｚターン１３に接続することができる。
内部に設置することも可能であり、これによって端子７
をインダクタ素子５およびインダクタ素子９の外部へ取
り出し、回路）Ｚターン１３に接続することができる。
しだがってイノダクタ素子５によって構成されているイ
ンダクタのＱ値を低下させずに回路パターン１３に接続
することができる。
ンダクタのＱ値を低下させずに回路パターン１３に接続
することができる。
なお、上記各実施例ではインダクタ素子６，９の形状を
角形スパイラルとしたが、これは角形スパイラルに限定
されるものではなく、インダクタを形成する機能を有す
るものであれば何でもよい。
角形スパイラルとしたが、これは角形スパイラルに限定
されるものではなく、インダクタを形成する機能を有す
るものであれば何でもよい。
また、上記各実施例ではインダクタ素子５，９の材料と
して銅板と導体ペーストを用−たが、これは銅板と導体
ペーストに限定されるものではなく、導電性のあるもの
であれば何でもよい。また、上記各実施例では、２つの
対向インダクタ素子の一方のインダクタ素子の両端を屈
曲させて基板の孔に挿入する構成としたが、対向インダ
クタ素子の数、屈曲させて基板の孔に挿入する端子の数
、屈曲させたインダクタ素子の数、屈曲させる箇所と方
向、基板の数は上記各実施例のものに限定されるもので
はない。
して銅板と導体ペーストを用−たが、これは銅板と導体
ペーストに限定されるものではなく、導電性のあるもの
であれば何でもよい。また、上記各実施例では、２つの
対向インダクタ素子の一方のインダクタ素子の両端を屈
曲させて基板の孔に挿入する構成としたが、対向インダ
クタ素子の数、屈曲させて基板の孔に挿入する端子の数
、屈曲させたインダクタ素子の数、屈曲させる箇所と方
向、基板の数は上記各実施例のものに限定されるもので
はない。
発明の効果
以上の説明から明らかなように、本発明は基板を介して
一部分もしくは全部分を対向させたそれぞれのインダク
タ素子の所要部分を屈曲させて、上記基板の所定位置の
孔に挿入したものであり簡単な構成で、対向インダクタ
素子のスルーホール接続と位置合わせ精度の向上を同時
に行なうことができるという優れた効果が得られる。さ
らに、対向インダクタ素子上に絶縁層を介して設けた回
路パターンにインダクタ素子の所要部分を屈曲させた端
子を接続することにより、上記インダクタ素子によって
形成されて因るインダクタをＱ値を低下させずに回路パ
ターンに接続できるという優ノｔだ効果が１得られる。
一部分もしくは全部分を対向させたそれぞれのインダク
タ素子の所要部分を屈曲させて、上記基板の所定位置の
孔に挿入したものであり簡単な構成で、対向インダクタ
素子のスルーホール接続と位置合わせ精度の向上を同時
に行なうことができるという優れた効果が得られる。さ
らに、対向インダクタ素子上に絶縁層を介して設けた回
路パターンにインダクタ素子の所要部分を屈曲させた端
子を接続することにより、上記インダクタ素子によって
形成されて因るインダクタをＱ値を低下させずに回路パ
ターンに接続できるという優ノｔだ効果が１得られる。
第１図は従来の印刷やエツチング等で基板」−に形成し
た平面インダクタの斜視図、第２図（ａ） 、 （ｂ）
は本発明の一実施例におけるインダクタのインダクタ素
子の一例を示す上面図と正面図、第３図（ａ）。 （ｂ）は本発明の一実施例におけるインダクタ素子の端
子を屈曲させた構成の上面図と正面１ス、第４図（ａ）
、 （ｂ）は同インダクタ素子を用いたインダクタの
上面図とそのＡ−Ａ、’線に沿う断面図、第５図（ａ）
。 （ｂ） ｆｄ２４向インダクタ素子の接続を示す上面図
とそのＢ −Ｂ’線に沿う１折面図、第６図（ａ）、
（ｂ）は本発明の他の実施例におけるインダクタの構成
の平面図とそのｃ −ｃ’線に沿うｌ断面図である。 ６・・・ インダクタ素子、６−・・・・端子、７
°端子、８−・・・基板、９ ・・・インダクタ素子、
１０ ・孔、１１ ・・半［Ｈ１１２・・・絶縁層、１
３ ・・回路パターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ １°” （（１） 第４図 ｔｎ 第５図 ／ａ） 第６図 （４１
た平面インダクタの斜視図、第２図（ａ） 、 （ｂ）
は本発明の一実施例におけるインダクタのインダクタ素
子の一例を示す上面図と正面図、第３図（ａ）。 （ｂ）は本発明の一実施例におけるインダクタ素子の端
子を屈曲させた構成の上面図と正面１ス、第４図（ａ）
、 （ｂ）は同インダクタ素子を用いたインダクタの
上面図とそのＡ−Ａ、’線に沿う断面図、第５図（ａ）
。 （ｂ） ｆｄ２４向インダクタ素子の接続を示す上面図
とそのＢ −Ｂ’線に沿う１折面図、第６図（ａ）、
（ｂ）は本発明の他の実施例におけるインダクタの構成
の平面図とそのｃ −ｃ’線に沿うｌ断面図である。 ６・・・ インダクタ素子、６−・・・・端子、７
°端子、８−・・・基板、９ ・・・インダクタ素子、
１０ ・孔、１１ ・・半［Ｈ１１２・・・絶縁層、１
３ ・・回路パターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ １°” （（１） 第４図 ｔｎ 第５図 ／ａ） 第６図 （４１
Claims (4)
- （１）基板を介して一部分もしくは全部分を対向させた
それぞれのインダクタ素子の所要部分を屈曲させて、上
記基板の所定位置の孔に挿入し対向するインダクタ素子
まだは回路パターンと接続するように構成したインダク
タ。 - （２）対向するインダクタ素子としてスパイラル形状と
した特許請求の範囲第１項記載のインダクタ。 - （３）対向設置するそれぞれのインダクタ素子の一部分
もしくは全部分を基板内部に設置した特許請求の範囲第
１項記載のインダクタ。 - （４）所要部分を屈曲さぜるインダクタ素子に金属板を
用い、他のインダクタ素子に導体ペーストもしくは薄）
摸金属を用いた特許請求の範囲第１項記載のインダクタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107036A JPS59232403A (ja) | 1983-06-15 | 1983-06-15 | インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107036A JPS59232403A (ja) | 1983-06-15 | 1983-06-15 | インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232403A true JPS59232403A (ja) | 1984-12-27 |
Family
ID=14448888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107036A Pending JPS59232403A (ja) | 1983-06-15 | 1983-06-15 | インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232403A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534406B1 (en) * | 2000-09-22 | 2003-03-18 | Newport Fab, Llc | Method for increasing inductance of on-chip inductors and related structure |
| KR100465233B1 (ko) * | 2002-03-05 | 2005-01-13 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
| US6910260B2 (en) * | 1999-07-09 | 2005-06-28 | Micron Technology, Inc. | Integrated circuit inductors |
-
1983
- 1983-06-15 JP JP58107036A patent/JPS59232403A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910260B2 (en) * | 1999-07-09 | 2005-06-28 | Micron Technology, Inc. | Integrated circuit inductors |
| US6948230B2 (en) | 1999-07-09 | 2005-09-27 | Micron Technology, Inc. | Integrated circuit inductors |
| US6976300B2 (en) | 1999-07-09 | 2005-12-20 | Micron Technology, Inc. | Integrated circuit inductors |
| US7158004B2 (en) | 1999-07-09 | 2007-01-02 | Micron Technology, Inc. | Integrated circuit inductors |
| US7388462B2 (en) | 1999-07-09 | 2008-06-17 | Micron Technology, Inc. | Integrated circuit inductors |
| US6534406B1 (en) * | 2000-09-22 | 2003-03-18 | Newport Fab, Llc | Method for increasing inductance of on-chip inductors and related structure |
| KR100465233B1 (ko) * | 2002-03-05 | 2005-01-13 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
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