JPS5922578Y2 - キ−ボ−ド装置 - Google Patents

Description

【考案の詳細な説明】 本考案は一般にキーボード装置、特に二重入力防止機能
を有すると共に、効率的且つ確実にキー・コード・テ゛
−夕を読取れるキーボード装置に関する。

従来のキーボード装置は行列を有するマトリックスの如
く図的に表わされ、瞬間的に接触するキーを含んでいる
。

斯るキーの各々は内部クロックで決まる速さで連続的に
走査される。

従来、キーボード装置はテ゛−夕の並列入力を行なうに
は比較的複雑な回路が必要である。

更に、装置における誤動作の可能性が相当に高かった。

例えば、２つのキーを同時に押すことは普通、入力の誤
りを生ずる。

他の誤差は接点を開閉する機械的振動によるキーのはね
返りにより生ずる。

またマトリックスの交点の内、隣接する４個のキーが押
されたときゴーストが生ずる。

また、従来のキーボード装置には、キー配列を走査する
ためのカウンタの計数値をキー・コード・テ゛−夕とし
て用い、押されたキーに対応する計数値のときに、ワン
・ショット回路等によりカウンタの計数を所定時間停止
させるものもある（例エバ、ＥＥＥ Ｖｏ １．１７
Ａ ５ Ｐ ２４−２５）。

しかし、この停止時間はキー・コード・データの読取り
に必要な時間にゆとりを付加した時間にしないと、読取
りエラーの原因となる。

よって停止時間が必要以上に長くなり、キーボード装置
の効率が低下する。

本考案によれば、電子キーボードは簡単な入力回路と組
合せたファームウェアを用い、キー・コード・データを
確実にする。

キー・コードはキーの配列より成り、斯かるキーは行列
を有するマトリックスとして図的に表わされる。

行列の各交点はキーに対応し、且つ連続的に走査されて
、その状態を決める。

走査は列に結合されたテ゛コーダ及び行に結合されたエ
ンコーダ即ちキー走査手段と共に一対の二進カウンタに
より行なわれる。

斯るカウンタの計数出力はキーボードのキー・コードに
対応し、且つキー・コード・テ゛−タ読取手段であるフ
ァームウェアによりモニタされる。

一対の相互接続されたＪ−にフリップ・フロップ（以下
ＦＦという）は順序機械（ｓｅｑｕｅｎｔｉｄｍａｃｈ
ｉｎｅ）を構成し、キーがマトリックスの２つの完全な
走査サイクル中下がったとき、割り込み信号を発生する
。

斯る割込み信号はファームウェアにより検知され、ファ
ームウェア（キー・コード・データ読取手段）は応答信
号を発生してカウンタの計数を停止させる。

停止した際のカウンタの出力信号である並列のキー・コ
ード・データを読取った後、応答信号の発生を停止して
、カウンタの計数を再び開始させる。

よって、ファームウェアは確実にキー・２−ド・データ
を読取れると共に、カウンタの停止時間は必要最小限の
時間となり、キーボード装置の効率を改善できる。

また、キーが下がった後に再びキーが持ち上げられたと
き、割込み信号が発生してファームウェアに全てのキー
が上っていることを知らせる。

リード・オンリー・メモリ （以下ＲＯＭという）の型
式であるファームウェアは割込み信号槌応答してキー・
コードのトラックを保持する命令を有する。

ファームウェアはメモリ・スタックを含んでおり、斯る
メモリ・スタックは３個のキーのロールオーバに対して
３個のキー・コードを記憶することができる。

キーがスタック上に２度表われると、キー・コードは確
実なキーとしてプロセッサまたは表示スクリーンに送ら
れる。

３個より多いキーが走査サイクルにおいて下げられた場
合は、キー・コードはプロセッサに送られない。

走査サイクル中にキーが下げられない場合は、スタック
がクリアーされる。

ファームウェアは可変繰返し速度機能を有し、且つ単一
モードのキーボードを８モードのキーボードに容易に拡
張する。

斯る８モードのキーボードは大文字及び小文字の機能、
制御キー機能、シフト及び丁ＴＹロック機能を含む。

従って本考案の目的の一つは二重入力防止機能を有する
キーボード装置の提供にある。

本考案の他の目的は、効率的かつ確実にキー・コード・
テ゛−夕を読取れるキーボード装置の提供にある。

本考案の上述及び他の目的、及び特徴は添付図を参照し
た以下の説明より理解されよう。

第１図はキーボードを用いた装置の一般的なブロック図
である。

図示の如くキーボード１はマイクロプロセッサ２と相互
接続され、装置の動作を指令すると共に、命令をテ゛コ
ードして演算及びロジック動作を行なう。

マイクロプロセッサの命令はＲＯＭＪ内に永久的に固定
されている。

斯る命令は永久的に固定されているので、マイクロプロ
セッサの命令を以下「ファームウェア」という。

代表的に、マイクロプロセッサ２はアドレス・ラインに
アドレスを与えることによりＲＯＭ４から命令を受ける
。

ＲＯＭ４はマイクロプロセッサ２に応答し、データ・ラ
インを介してＲＯＭ内に記憶された命令を送る。

マイクロプロセッサ２は命令をデコードし、且つ遠戚す
る。

ランダム・アクセス・メモリ（以下ＲＡＭという）５は
テ゛−夕、プログラム命令、及び演算動作の中間処理結
果を記憶するのに用いられる。

ＲＡＭ５はキーボード１から装置へ入力されたデータ及
びプログラムを記憶すると共に、いかなるときにも、情
報を変更即ち置き換えるという融通性も有する。

第１図に示す斯る装置は表示装置等の他の周辺装置を含
む様に拡張してもよい。

第２図は本発明によるキーボード装置の回路図である。

キーボード自体はマトリックス（キー配列）１０として
表わされ、斯るマトリックス１０は行列に配置された電
気的交点を有する。

キーが上げられると、これら交点は開かれ、またキーが
下げられると、これら交点は閉じられ、即ち互いに短絡
される。

テ゛コーダ１２は列に接続され、エンコーダ１４は行に
接続される。

デコーダ１２には７４１５９型集積回路が、エンコーダ
１４には７４１５１型集積回路が夫々商業上利用でき、
これらデコーダ及びエンコーダはキー走査手段として動
作する。

デコーダ１２の能動状態はラインφ乃至１５において「
低」であり、またラインＤφ乃至Ｄ７は抵抗器１６乃至
２３を介して例えばプラス５ボルトの如き適当な正電圧
源に接続される。

テ゛コーダ１２及びエンコーダ１４は２個の二進カウン
タ２６及び２８により駆動され、斯かるカウンタには７
４９３型集積回路が商業上利用できる。

カウンタ２６はナントゲート３１を介してクロック発生
器３０により駆動される。

カウンタ２６及び２８が設けられているので、当業者に
は周知の如く、マトリックスの各交点は行列に従い、連
続的に走査される。

キーが押し下げられると、そのキーに対応する交点が互
いに短絡する。

また連続走査の間、特定の行列が付勢されると、「低」
がエンコーダ１４のＹ出力に送られる。

エンコーダ１４のＹ出力は割込み制御回路３５に供給さ
れる。

割込み制御回路３５には更にカウンタ２８からのオーバ
フローが加わるので、走査サイクルが完了したときが通
知される。

割込み制御回路３５については詳細に後述するが、斯る
回路３５は１走査サイクル中キーが下がっているという
情報を受ける。

しかし、２番目の走査サイクルまで、割込み信号を周辺
インタフェース・アダプタ４２を介して関連した中央処
理装置（以下ＣＰＵという）４０に送るのを待つ。

なお、周辺インタフェース・アダプタ４２及びＣＰＵ
４０はキー・コード・データ読取り手段として動作する
。

ＣＰＵ４０はキーボードに信号を送り返して割込み信号
を受けとったことを知らせ、そのキーの連続走査を停止
させる。

即ち、アクノリッジ（応答）信号が位相反転器４３を介
してナントゲート３１に加わり、クロック発生器３０か
らのクロック信号を抑止する。

二進カウンタ２６及び２８は特定のキー位置で計数動作
を停止し、データとしての二進計数出力をＣＰＵ４０に
加える。

ＣＰＵ４０は情報を読み取り、アクノリッジ・ラインを
介してカウンタを解き放つので、それらは連続走査を再
び開始する。

ＣＰＵ４０は第１図の説明で述べた如＜ＲＯＭ及びＲＡ
Ｍを含んでいる。

周辺インターフェース・アダプタ４２はモトローラ社の
ＭＣ６８２０が商業的に利用できる。

キー・コード・データの他にテ゛−タ・バスにはキーボ
ードが駆動されるモードに関する情報が含まれる。

これらのモードは単一のキーから発生される２文字を可
能にするシフト・キー、特殊な機能を可能にする制御キ
ー、及び発生する全ての文字が大文字であるモードにす
るＴＴＹロック・キーを含む。

第２図においてこれらのキーは瞬間的に接触するスイッ
チ４５乃至４８で表わされる。

これらスイッチの出力ラインは通常抵抗器５０乃至５２
を有して正電圧源の「高」に保たれる。

キー４５乃至４８の任意のものが押されると、特定の出
力ラインは接地され、ＣＰＵにより論理「低」が読み取
られる。

この並列テ゛−夕の利用は単一モードのキーボードを８
モードのキーボードとして用いることを可能にする。

割込み制御回路３５からの割込み信号を受けとったとき
のみ、データ・ラインのデータはＣＰＵにより読み取ら
れる。

斯る回路について第３Ａ乃至第３Ｄ図を参照して以下に
説明する。

第３Ａ図は一対のＦＦ ６０及び６１と、ノア・ゲート
６４とより成る割込み制御回路３５を示す。

上述の如く第１入力端子６６には二進カウンタ２８から
の入力が、第２入力端子６８にはエンコーダ１４からの
キー検知情報が夫々加えられる。

割込み信号は出力端子７０に発生する。

回路動作を第３Ｂ図のＪ −ＫＦＦの真理値表、第３Ｃ
図のＦＦ ５ＱのＱ出力（ＡＱ）及びＦＦ ６１のＱ出
力（ＢＱ）の状態図及び第３Ｄ図の波形図を参照して説
明する。

先ず、割込み制御回路３５は遊び状態１０にある。

斯る状態はＦＦ ５Ｑ及び６１の夫々のＱ出力状態によ
り決まる。

遊び状態において、トグル入力端子６６及びキー検知入
力端子６８は共に「高」即ち「１」状態にある。

ＦＦ ６０の０出力は「低Ｊ （Ｑ出力と相補的である
。

真理値表を参照されたい）なので、端子７０は「高」で
ある。

キーボード・マトリックスの走査サイクル中であると仮
定すれば、キーが下げられるとその状態が検知される。

端子６８は１力ウント期間「低」となり、ＦＦをクリア
してＦＦ ６０の０出力を「高」にする。

端子６８が「高」となり、端子７０が「低」となる次の
カウントまで出力端子７０は「高」に維持される。

走査サイクルの終りにおいて、端子６６は１力ウント期
間「イ氏」となるが、ＦＦ ６１の出力が「低」なので
ＦＦ ６０は変化せず、ＦＦ６１は反転してそのＱ出力
は「高」となる。

割込み制御回路３５は付勢され、キーが下ろされていた
場合、次の走査サイクルで割込み信号を発生する。

もしキーが下ろされていなければ、割込み制御回路３５
は遊び状態に戻る。

しかしながら、２番目の走査中、キーが下ろされている
ことを検知されると仮定すれば、端子６８の「低」は出
力端子７０を「高」にし、ＦＦ６１のＱ出力を「低」と
する。

ＣＰＵは端子７０の信号の立上り部分を割込み信号とし
て識別する。

アクノリッジ信号がキーボードに戻ると、ＣＰＵがキー
・コード情報を読み取るのに必要な時間だけカウンタの
計数を停止させて、カウンタの出力信号をラッチする。

アクノリッジ信号の発生が停止すると、カウンタは再び
解き放され、マトリックスを通じて走査サイクルを再開
する。

走査サイクルの終りにおいて、端子６６は「低」になり
、ＦＦを反転させて、ＦＦ６１のＱ出力を「高」とする
。

各走査サイクルにおいてキーが検知される限り、ＦＦ
６０の０出力は「高」に維持され、ＦＦ６１のＱ出力は
「高」と「低」の間を繰返す。

第３Ｄ図の波形図によれば、３番目の走査サイクル中キ
ーか゛検知されなければ、ＦＦ ６０及び６１は再び反
転され、割込み制御回路３５は遊び状態に戻る。

ＦＦ ６０の０出力か゛「低」になると、端子７０の出
力は「高」となり、他の割込み信号を発生する。

ＣＰＵはカウンタをラッチし、カウンタのオーバフロー
に対応する情報を読み取る。

これは、キーボードの全てのキーが上げられた状態とし
て、ＣＰＵにより認識される。

よってＣＰＵはその一時記憶レジスタをクリアできる。

上述した如く、ファームウェアはキーボードと共に用い
られ、確実なキー・コード・データのみをプロセッサに
送ることを保証する。

ファームウェアはＲＯＭに記憶されたプログラム命令を
含んでいる。

第４図はこれら装置のフローチャートを示す。

ＣＰＵはキー・コード情報を一時的に記憶するレジスタ
のスタックを含む。

３個以上のキー・コードは３個のキー・ロールオーバに
より記憶される。

同じキー・コードがスタックに２度現われると、プロセ
ッサに送られる。

走査サイクル中に４個のキーが押されたら、全くキー・
コードはプロセッサに送られず、ファントム・キーによ
る誤りの可能性を防止する。

キーボード・マトリックスの走査サイクルを通じてキー
が押されないとき、３キー・スタックはクリアーされる
。

各側込みにおいて、ファームウェアはまたモード・デー
タ・ラインを読み取り、正確なキーボード・モードで動
作する。

キーボード・モード及びキー・コード情報はプロセッサ
にて用いるため二進数からＡＳＣＩＩコードに変換され
る。

キーが繰返されるべきこと、即ちキーボード・マトリッ
クスの走査サイクルを通じてキーが下げられていること
をファームウェアが検知した場合、自動繰返しモードが
確立されて、所定時間周期でキー・コード情報はプロセ
ッサに繰返し送られる。

キーが連続的に下げられているのでキー・コード情報の
送られる時間々隔は短かくなり、自動繰返し率は可変的
に増加する。

要約すると、割込み制御回路３５は、二重入力動作を防
止すると共に、キーボードのキーのはね返りの影響を除
く。

また、ファームウェアと共に用いるキーボードは３個の
キー・ロールオーバ及び可変繰返し速度の自動繰返しを
行なうと共に、キーボードを単一モードから８モードに
能力を拡張する。

上述せる本考案キーボード装置によれば、同一のキーが
走査の２周期期間以上連続して押されている場合にのみ
、押されたキーに対応したキー・コード・データを読取
るので、確実に二重入力動作を防止できると共に、キー
のはね返りの影響を除くことができる。

従って、本考案は各キーの出力が並列キー・コード・テ
゛−夕である場合に、頗る好適である。

更に本考案では、キー・コード・テ゛−タ読取手段は割
込み制御回路から割込み信号を受けると、応答信号を発
生してカウンタの計数を停止させる。

またカウンタの出力信号をキー・コード・テ′−タとし
て読取った後応答信号の発生を停止してカウンタの計数
を再開させる。

よって、キー・コード・データを確実に読取れると共に
、カウンタが計数を停止する時間は、キー・コード・テ
゛−夕の読取りに必要な最小時間でよいので、効率も良
くなる。

尚、特定の実施例により本考案のキーボード装置を説明
したが、当業者には本考案の要旨を逸脱することなく種
々の変更及び変形をなし得ることが明らかで゛あろう。

【図面の簡単な説明】

第１図はキーボードを用いた装置のブロック図、第２図
は本考案の好適な一実施例の回路図、第３Ａ図は割込み
制御回路の回路図、第３Ｂ図はＪ−にフリップフロップ
の真理値図、第３Ｃ図は第３Ａ図の動作を説明する状態
図、第３Ｄ図は第３Ａ図の動作を説明する波形図、第４
図はファームウェア内のプログラム命令内のフローチャ
ー１・であり、図において、１はキーボード、２はマイ
クロプロセッサ、４はリード・オンリー・メモリ、５は
ランダム・アクセス・メモリ、１０はマトリックス、１
２はテ゛コーダ、１４はエンコーダ、２６及び２８は二
進カウンタ、３０はクロック発生器、３５は割込み制御
回路、４０は中央処理装置、４２は周辺インタフェース
・アダプタである。

Claims (1)

【実用新案登録請求の範囲】
1. キー配列と、連続的にクロック信号を計数するカウンタ
   と、該カウンタの出力信号により上記キー配列を所定順
   序で周期的に走査し、上記カウンタの出力信号が押され
   たキーに対応したとき検知出力を発生するキー走査手段
   と、上記検知出力を受けると共に上記走査の１周期毎に
   上記カウンタのオーバフロー信号を受け、上記走査の連
   続した２周期期間以上にわたって上記検知出力が発生し
   ている場合、上記走査の２周期目以降において上記検知
   出力が発生したとき割込み信号を発生する割込み制御回
   路と、上記割込み信号及び上記カウンタの出力信号を受
   けると共に応答信号を発生するキー・コード・データ読
   取り手段とを具え、該キー・コード・テ゛−タ読取り手
   段は上記割込み信号に応じて上記応答信号を発生して上
   記カウンタの計数を停止させ、上記カウンタの出力信号
   を上記押されたキーに対応する並列キー・コード・テ゛
   −夕として読取った後、上記応答信号の発生を停止して
   上記カウンタの計数を再び開始させることを特徴とする
   キーボード装置。