JPS5922428A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシフト加算方式の演算回路を有するディジタル
フィルタに関するものである。

シフト加算方式のディジタルフィルタの計算アルゴリズ
ムについては特公昭５３−３０９７２アラン・クロワズ
イエ他の発明になるディジタルフィルタ。

特願昭５５−０４０１４６河原井茂義の発明になるディ
ジタルフィルタ等の明細書及び図面に詳しく記述されて
いる。

たとえば、特願昭５５−０４０１４６を例にあげてシフ
ト加算方式を簡単に説明すると、２次の巡回形ディジタ
ルフィルタの出力はつぎのようにして計算される。フィ
ルタ人ｉＺ。、１サンプル時間遅延したフィルタ入力ｚ
１，２サンプル時間遅延したフィルタ人力ｚ２，１サン
プル時間遅延したフィルタ出力Ｚ３．および２サンプル
時間遅延したフィルタ出力ｚ４をそれぞれＭビットの２
進数 Ｚ、　＝−２７２Ｍ−’　＋　Ｊ　ｚ；　２”　　　　
　−・・・・・（１）ｊ＝１ （ただし２．はｏ、ｔたは１） １　　　　ｊＪ トシ、Ｚｏ、ｚｌ、Ｚ２．Ｚ３＋Ｚ４の各ピットの組（
Ｚｏ　、ｚ、　、ｚ２＋２１１１２４）をベクトルとす
る関数ψ、および定数Ｍ＋１ ψを ψ→ψ（７ｒ６Ｈｚ１．ｚ２．ｚ３＋Ｚ４）会Σαｔｚ
＋　　　　　　　　　　　・・・・・・（２）ト＝０ １川　　１４ ψ　会−２，王。ａｌ　　　　　　　・・・・・・（３
）（ただしα１はフィルタの特性すなわち、伝達関数Ｈ
（Ｚ）によシ定まる定数） とするとき、ディジタルフィルタの出力信号Ｙ（以下フ
ィルタ出力信号Ｙと略す）は で計算される。すなわち、ψはフィルタの伝達関数Ｈ（
２）をディジタルフィルタに適応した関数値に置換した
量と見ることができる。別な見方をすれば、ここで言う
ディジタルフィルタは入力信号２に伝達関数を作用演算
して出力信号を得るものである。したがって、フィルタ
の特性は低域、高域。

帯域阻止、帯域通過はもとより、たとえばイコライザ（
等止器）、遅延器゛のように伝達関数の機能をもつ回路
を含む広義のディジタルフィルタの概檎ヲ想定すること
ができる。

式（４）を書き直すと ｙ＝ｃψ　　＋〔ψ　十・・・＋〔ψ＋・・・＋（ψ＋
（ψ２＋ψ’２　　）２　　）２・・・〕２・・・〕２
〕２・・・・・（５） となり累積和Ｖ　を Ｖ　＝ψ＋〔ψ　＋・・・＋（９＋（ψ＋９２　　）２
　　）２・・・〕２・・・・・・（６） とすれば Ｖ　＝ψ＋Ｆ　２　　　　　　　・・・・・・（７）（
ただしＦ＝０） となシ、フィルタ出力Ｙを最終累積和、Ｍ＋１で表わせ
ば Ｙ＝げ１２　Ｍ　　　　　　　　　　　　・・・・・（
８）となる。ここでＷｊは式（６）で定義されるように
９の一部分を（いくつかのψを）シフトして累積したい
わば部分和であり　ＦＭ　”　１は最終嗅までの累積で
ある。

従って、シフト加算方式のディジタルフィルタの基本演
算は式（力で表わされる。２進数の演算において、デー
タに１／２・を乗することは該データを右方向に１ビツ
トシフトすることであるから、式（７）は累積和、ｊ−
１を右方向に１ビツトシフトして関数値ψを加える演算
であることを示している。式（７）、および式（８）の
演算を行う装置が本発明の対象であるディジタルフィル
タの累算装置である。

従来の累算装置を用いた２次の巡回形ディジタルフィル
タの構成を第１図に示す。第１図において、■が累算装
置である。従来の累算装置を用いたディジタルフィルタ
はつぎのように動作する。

１は遅延回路でいくつかの遅延回路からなる。

フィルタ人力２゜は最下位桁２゜から最上位桁２゜まで
順に蓄積装置２に印加される。フィルタ出力Ｙは並直列
変換回路３から１サンプル時間遅れてｚ３゜２：、・・
・、ＺＴの順で蓄積装置２に印加される。遅延回路１ａ
、ｌｂ、ｌｃは印加された信号をそれぞれ１サンプル時
間遅延する機能をもち、フィルタ入力を１サンプル時間
および２サンプル時間遅延してｚｌ。

ｚＴ、・・・、ｚ７および２　：　、　Ｚ：、・・・、
ｚＴ　　の順で出力し。

ｚａ（Ｚａ　＋Ｚ３　ｒ　・・・＋ＺＷ）　　ｋ　’　
？　ンフ／’　Ｒ間違Ｋ　Ｌ　テＺ４　＊２：、・・・
、ｚ′：　　とじて出力する。蓄積装置２は関数ψおよ
び定数ψ　を貯蔵しておシ、印加されるベクトル（ＺＯ
ＩＺＩ＋・・・、ｚ４）に従りて関数ψを出力し、Ｍ回
目の関数値９を出力したのち、自動的に定数ψ　を出力
する。累算装置工はＭ＋１回シフト加算動作を行い、フ
ィルタ出力Ｙを出力する。すなわち、加算器４は関数値
ψと部分和Ｖ　に１／２を乗じた値Ｆ　　／２　　を受
領し加え合わせることにより部分和１を出力する。レジ
スタ７は部分和Ｖを１ピツト右にシフトして受領し、格
納することによυ累積和Ｖに１／２を乗じた値Ｆ／２を
出力する。

この動作をＭ＋１回繰り返すことによυ、加算器４から
フィルタ出力Ｙを出力する。ただし、１回目の累算実行
時にはレジスタ５からは初期値として０が出力される。

ここで、フィルタ出力Ｙは式（１）に示すようにＭビッ
トの整数値で、また、式（８）からフィルタ出力は最終
累積和ｖＭ　”　１に２Ｍを乗じた値であるから、最終
累積和、Ｍ＋１をＭビット左方向にシフトしたのち、小
数点以下のビットを量子化した値がフィルタ出力Ｙであ
る。つまシ、最終累積和、Ｍ＋１の小数点以下１ビツト
目からＭビット目までがフィルタ出力Ｙとなる。

ところが従来の累算装置を用いると、Ｙを計算する時間
ＴＹはレジスタ７を動作させる時間間隔Ｔａとフィルタ
入出力の語長Ｍで決ま９、 Ｔｙ＝（Ｍ＋１）ｘＴａ　　　　　　　　・−・・−１
９）で計算された。たとえば、Ｔａ＝１μｓｅｃ　、　
Ｍ＝１６ビツトとするとＴＹ＝（１６＋　１　）　Ｘ　
１　＝１７μ式となり、ディジタルフィルタのヤンブル
周波数は約５９ＫＨｚで、処理できる周波数範囲は０〜
２９ＫＥＩｚとせいぜいオーディオ帯域程度の周波数帯
域しか扱うことができず不便だった。

本発明はこの欠点を除去し、計算時間が短かく筒い周波
数帯域まで処理できるディジタルフィルタを提供するも
のである。

この目的を達成するための本発明の要旨とするところは
、１回の累算時間内に複数個の関数値ψ１を蓄積装置か
ら読み出し、同時に複数回分のシフト加算を行なうこと
によシ、累算回数を減少させて計算時間ＴＹを短縮した
ところにある。

たとえば、Ｍ＝２・Ｌ−１とすると、前記式（５）はＹ
＝（ψ　＋９２　＋〔ψ　＋・・・＋〔ψ　＋・・・＋
（ψ＋９２　＋（ψ＋９２　　）２　　）２　・・・〕
２・・・〕２・・・〕２　　　　　　・・・・・・α〔
となシ、累積和６を Ｆ、　＝ψ　＋９　２　＋〔ψ　　＋・・・＋（ψ＋９
２　＋（ψ＋９２　）２　） ２　・・・〕２　　　　　　　　・・・・・・ａυとす
れば、シフト加算方式のディジタルフィルタの基本演算
は Ｆｋ＝ψ　＋ψ　　２　　＋　Ｆｋ−，２・・・・・・
（１２１（ただしＶ。＝０とする） で表わされる。出力Ｙを部分和へで表わせばＹ＝ＦＬ２
　　　　　　　　　　　　・・・・・・（１３１となる
。

式（ｌｚは従来の２回分のシフト加算を１回で演算する
ことを示している。従来のシフト加算１回はフィルタの
入出力データの１ピツト（桁）に対応する演算であった
から、式（１２１は２桁分のシフト加算を同時に演算す
る方式（２桁間時シフト加算方式）といえる。この方法
を用いれば、累算回数はＬ回でよく、計算時間６は Ｔ／Ｙ＝Ｌ−Ｔａ＝且ユ・Ｔａ・・・・・・ａ句となる
。したがって、従来の累算装置を用いた場合の計算時間
Ｔ＝（Ｍ＋１）・Ｔａと比べると計算時間は半分に短縮
される。

一般にＰ桁間時シフト加算方式の基本演算はＭ＝Ｐ拳Ｌ
−１として べ＝ψ″＋ψ″−”２−＋・・・＋ψ　　　２　　　＋
Ｆ、、−、２・・・・・・（１５） となり、出力Ｙを部分和ぺを用いて表わせばｙ　＝　Ｗ
Ｌ２　　　　　　　　　　−・・−（１６）となる。し
たがってＰ桁間時シフト加算方式を用いた場合の計算時
間′科は Ｍ＋１　　　　　　　・・・・・・（１ηＴ″Ｙ＝ＬＬ
ＩＴａ＝ＰＩＩＴａ となり、従来の１／Ｐに短縮される。

つぎに実施例を用いて本発明の詳細な説明する。

第２図は本発明の実施例で、２桁間時シフト加算方式の
累算装置を用いたデイジタルフイルりの構成を示す。

第２図において１１が本発明による累算装置で、その他
は第１図と同じである。第２図の１１において、５は蓄
積装置２の出力ψ　　を格納する第１のレジスタ、６は
蓄積装置２の出力ψ　と、該第２に−１ １のレジスタ５の出力ψ　　を１ビツト右シフトした値
と、部分和Ｆｋ−１を２ビツト右シフトした値とを受領
し、同時に加算する加算器、７は該加算器６の出力を格
納し、累積和Ｖ、として出力する第２のレジスタを示す
。

実施例の動作はつぎの如くである。まずフィルタ人力２
゜と遅延回路１から出力される１ザンプル、および２ザ
ンプル時間遅延したフィルタ入力ｚ１゜ｚ２．および２
ザンプル時間遅延したフィルタ出力ｚ４と、並直列変換
回路３から出力される１ザンプル時間遅延したフィルタ
出力ｚ３の各ビットから成るペクト”　（Ｚｏ＋ＺＩ　
＋　−＋Ｚ４　）から（Ｚｏ　　＋Ｚ’　　＋・・・、
ｚ４）が蓄積装置２に順次印加されると、こ１　　　　
　　　　２Ｌ−１ れに対応する関数値ψからψ　　が順次読み出さＬ−１ れ、９　　の次に定数ψ　が読み出され、累算装置１１
に印加される。累算装置１１ではこれらの値が順次り回
シフト加算されることによってフィルタ出力Ｙが計算さ
れる。シフト加算を実行する際、本発明による累算装置
はつぎのように動作する。ま２に−１ ず蓄積装置２から関数値ψ　　が累算装置１１に印れる
。つぎに蓄積装置２から関数値ψ　が読み出され加算器
６に印加されると、レジスタ５の出力は１ビツト右にシ
フトされて加算器６に印加され、レジスタ７の出力は２
ビツト右にシフトされて加算５６に印加されるから加算
器６では式（１２＋の演算が実行され、部分和Ｖ、が出
力される。ｖｋはレジスタ７に格納されつぎの累積和Ｆ
ｋ＋１を求める演算に用いられる。この動作をＬ回縁υ
返すことによシ加算器６の出力にはＦＬが出力されるか
ら、式０３）に示されるように２Ｌ−１だけ左にシフト
して、フィルタ出力Ｙとして出力される。このように２
つの関数値ψ　　、ψ　を同時にシフト加算することに
より累算回数は従来の半分になり、フィルタ出力Ｙの計
算時間は半分に短縮される。

以上説明したように、本発明を用いればＰ個の関数値を
同時にシフト加算するから、累算回数が１／Ｐとなりデ
ィジタルフィルタの出力を計算する時間が１／Ｐに短縮
され、高速のディジタルフィルタを提供することができ
る。

この場合、シフト加算形ディジタルフィルタの他の主要
構成要件である遅延回路および蓄積装置にはいっさい手
を加えずにディジタルフィルタを高速化できるので便利
である。！ｆ、り実施例において、ψ　　およびψ　を
加算器６に印加する際、２に−１ ψ　　およびψ　を一時格納するためのレジスタを第１
のレジスタ５と加算器６の間、および蓄積装置２と加算
器６の間に設けてレジスタ５と同じタイミングで動作さ
せれば、加算器６で式（１２１の演算を実行する際、蓄
積装置、２のアクセス時間の影響がなくなるので一層デ
ィジタルフィルタを高速化でき便利である。なお本発明
は多数あるシフト加算方式のディジタルフィルタに共通
な累算装置に関する発明であるから、本発明の説明に用
いた計算方法以外のアルゴリズムを用いたディジタルフ
ィルタにも適用できることは明白である。

【図面の簡単な説明】

第１図は従来の累算回路を用いたディジタルフィルタを
示す図、第２図は本発明の実施例を示す図である。 １は遅延回路、２は蓄積装置、３は並直列変換回路、４
，６ｆｄ：加算器、５，７はレジスタ、１０゜１１は累
算装置を示す、イは信号ψ、口は信号ψ１−１１ ×２　、ハは信号ψ　、二はψ　　２　、ホは信号Ｆｋ
−□２　を示す。 代理人　　弁理士　小　池　龍太部 第１図 λ力× 出力Ｙ 第２図 入力Ｘ 出力Ｙ −１３′

Claims (1)

1. 【特許請求の範囲】 ・・・ＺＮ−１と伝達関数Ｈ■）とで定まる関数値ψ（
   ｊ：ｚｏ、・・・ＺＮ−１）および定数値に対応する値
   ９をそれぞれ貯蔵する蓄積装置とを備え、Ｍピットの正
   負を含む２進コ一ド入力信号を受領し出力信号Ｙを発生
   するディジタルフィルタにおいて：該蓄積装Ｐｋ−２　
   −２　　　Ｐｋ−２−２ （Ｆｋ＝ψ　＋ψ　　２　＋ψ　　２　＋ψ　　２＋・
   ・・ψＰｋ−ＣＰ−１）２−（Ｐ−１）　：Ｌ＝−シュ
   ただしり、Ｐは正の整数）を演算する累算装置を備え、
   この累算装置は、該蓄積装置から出力される信号ψ　（
   ただしｔ＝ｐ−ｉ。 ・・・２，１．：　ｋ　＝　１．２・・・、Ｌ）をＰ−
   １個順次受領して格納するＰ−１個の第１のレジスタ（
   ５）と、（Ｐ　＋　１）個の入力を受けて累積和φ゛、
   を出力する加算器（６）と、前記加算器が出力する累積
   オＯＦｋを格納する第２のレジスタ（力とからなり、前
   記加算器はその（Ｐ＋１）個の入力として （イ）該蓄積装置からの信号ψ　をそのまま、（ロ）該
   第１のレジスタに蓄積された（Ｐ−１）個の信号（ψ　
   ・・・ψ　　　）をそれぞれ１〜（Ｐ−１）だけ右シフ
   トさせ、 （ハ）該第２のレジ′スタの出力累積和Ｆｋ−１をＰだ
   け右シフトさせて それぞれ受領し加算することを５回繰返えすことにより
   累算時間をほぼ１／Ｐに短縮したことを特徴とするディ
   ジタルフィルタ。