JPS61241830A - 乗算累積器 - Google Patents
乗算累積器Info
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- JPS61241830A JPS61241830A JP60082366A JP8236685A JPS61241830A JP S61241830 A JPS61241830 A JP S61241830A JP 60082366 A JP60082366 A JP 60082366A JP 8236685 A JP8236685 A JP 8236685A JP S61241830 A JPS61241830 A JP S61241830A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタルフィルタ、フーリエ変換器等のデ
ィジタル信号処理装置に係り、特に回路規模が小さく集
積回路（ＩＣ）化に好適な乗算累積器に関するものであ
る。
ィジタル信号処理装置に係り、特に回路規模が小さく集
積回路（ＩＣ）化に好適な乗算累積器に関するものであ
る。
被乗数と乗数の乗算結果の累積加算を行なう乗算累積器
については、例えば、特開昭５９−２０５６４６ 号
公報に記載のように、乗算器出力に、累積加算用の加算
器段を設け、乗算結果の累積加算を行なう方法がある。
については、例えば、特開昭５９−２０５６４６ 号
公報に記載のように、乗算器出力に、累積加算用の加算
器段を設け、乗算結果の累積加算を行なう方法がある。
特開昭５９−２０５６４６号公報では、乗算器として、
部分積の加算に、キャリーセーブ方式を用いた並列乗算
器を用い、累積加算用の加算器段を、部分積加算器段の
中間に設け、回路規模の大きな桁上げ先見加算器（ＣＬ
Ａ加算器）を１段として、乗算累積器を講成し、回路規
模の低減を図っている。
部分積の加算に、キャリーセーブ方式を用いた並列乗算
器を用い、累積加算用の加算器段を、部分積加算器段の
中間に設け、回路規模の大きな桁上げ先見加算器（ＣＬ
Ａ加算器）を１段として、乗算累積器を講成し、回路規
模の低減を図っている。
しかし、この方式では、乗算過程で生成する部分積な加
算する加算器と、累積加算を行なう累積加算器の、基本
的に２種類の加算器が必要である。高速演算が必要不可
欠な場合には、上記の方法でも良いが、演算速度が比較
的低速であり、かつ、回路規模を極力小さくしたい場合
には、加算器の数を減らすことが、必要である。
算する加算器と、累積加算を行なう累積加算器の、基本
的に２種類の加算器が必要である。高速演算が必要不可
欠な場合には、上記の方法でも良いが、演算速度が比較
的低速であり、かつ、回路規模を極力小さくしたい場合
には、加算器の数を減らすことが、必要である。
例えば、民生品にＩＣ化したディジタルフィルタを使用
する場合などを考えると価格等の面からＩＣの回路規模
を極力小さくする必要があり、この点に関しては配慮さ
れていなかった。
する場合などを考えると価格等の面からＩＣの回路規模
を極力小さくする必要があり、この点に関しては配慮さ
れていなかった。
本発明の目的は、上記問題点を解決し、回路規模を低減
しＩＣ化に好適な乗算累積器を提供すること忙ある。
しＩＣ化に好適な乗算累積器を提供すること忙ある。
本発明においては、部分積生成器と累積加算器１段によ
り、乗算過程で生成する部分積の加算と積の累積加算を
行なう構成としたことにある。
り、乗算過程で生成する部分積の加算と積の累積加算を
行なう構成としたことにある。
以下、本発明の一実施例を矛１図により説明する。
ｙＰ１図Ｘは被乗数、Ｙは乗数、１はＸとＹの部分積生
成器、２は部分積生成器出力、５は部分積生成出力の累
積加算を行なう累積加算器。
成器、２は部分積生成器出力、５は部分積生成出力の累
積加算を行なう累積加算器。
４は累積加算器の出力である。才２図は、、ｆＰ１図の
各部の動作を示すタイミング図である。矛２図を用いて
、才１図の動作を説明する。本実施例では被乗算Ｘ、、
Ｘ、、 Ｘ、と乗数Ｙ、、 Ｙ、、 Ｙ、の積の累算
加算値Ｐ ＰｍＸ１＠Ｙｉ＋Ｘ、ｍＹ、＋Ｘ、＠Ｙ、 （１）
を求める場合について説明する。又、簡単のため乗数Ｙ
ｋは、３ビツトとし、各ビットを下位からｙｋ１＃Ｐｋ
、・ｙｋ、（ｋ−１，２・ ３）とすもＸｋとＹｋの乗
算では、Ｙｋが３ビツトであるか牧部分積は３ヶ生成し
、部分積は、 ＰＰｋｎ■Ｘｋ・ＪＬｋｎ２ｎ−１とな
る。これから、ＸｋとＹｋの積は、と表わすことができ
る。
各部の動作を示すタイミング図である。矛２図を用いて
、才１図の動作を説明する。本実施例では被乗算Ｘ、、
Ｘ、、 Ｘ、と乗数Ｙ、、 Ｙ、、 Ｙ、の積の累算
加算値Ｐ ＰｍＸ１＠Ｙｉ＋Ｘ、ｍＹ、＋Ｘ、＠Ｙ、 （１）
を求める場合について説明する。又、簡単のため乗数Ｙ
ｋは、３ビツトとし、各ビットを下位からｙｋ１＃Ｐｋ
、・ｙｋ、（ｋ−１，２・ ３）とすもＸｋとＹｋの乗
算では、Ｙｋが３ビツトであるか牧部分積は３ヶ生成し
、部分積は、 ＰＰｋｎ■Ｘｋ・ＪＬｋｎ２ｎ−１とな
る。これから、ＸｋとＹｋの積は、と表わすことができ
る。
よって、累積加算値Ｐは、
ｐ−ｘ、・Ｙ、＋Ｘ、・ｙ、＋ｘ、・Ｙ。
これよりＰＰｋｎを９ケ累積加算することにより、累積
加算値Ｐが求まる。才２図は、各被乗数Ｘｋと乗数Ｙｋ
に対応した部分積ＰＰｋｎと、その部分積を生成した時
の、累積加算器３の出力状態を示したものである。部分
積ＰＰｌ、〜Ｐ Ｐ、。
加算値Ｐが求まる。才２図は、各被乗数Ｘｋと乗数Ｙｋ
に対応した部分積ＰＰｋｎと、その部分積を生成した時
の、累積加算器３の出力状態を示したものである。部分
積ＰＰｌ、〜Ｐ Ｐ、。
を、部分積生成器により順次求め、累積加算器３により
累積加算すること釦よりＰ−Ｘ、Ｙ、＋Ｘ、 Ｙ、 ＋
Ｘ、 Ｙ、が求まる。
累積加算すること釦よりＰ−Ｘ、Ｙ、＋Ｘ、 Ｙ、 ＋
Ｘ、 Ｙ、が求まる。
本実施例によると、部分積を加算して積を求める部分積
加算用の加算器を設けずに、部分積生成器と累積加算器
１段で、積の累積加算値を求めることができ、回路規模
の小さい乗算累積器を実現することができる。
加算用の加算器を設けずに、部分積生成器と累積加算器
１段で、積の累積加算値を求めることができ、回路規模
の小さい乗算累積器を実現することができる。
次に、本発明の他の実施例を、矛３図及び、才４図を用
いて説明する。、１′Ｆ３図は、本発明を具体的な回路
素子釦より実現したものであり、５はシフトレジスタ、
６−１．６−２は論理積ゲート（ｋＮＤゲート）、７−
１．７−１０は全加算器、８−１．８−１０はラッチ、
又１．？１図と同一番号の構成要素は、同一の構成要素
を示し、Ｓ、〜Ｓ、は、部分積生成器１の出力で、Ｓｌ
が最下位ビットであり、Ｐｌ〜ｐｔｎは累積加算器出力
で、Ｐｌが最下位ビットである。又、１８はラッチ８−
１〜８−１１のクリア信号である。本実施例′において
は、被乗算Ｘ及び、乗算Ｙは、符号無しの２進数とする
。即わち、全て、正の数として扱うものとする。才４図
は、−例としてＸ、 ｗａ３１１ Ｘ、ｗ４ｔ Ｘ
ｌ−３ｓｅ ｙ、Ｗｆ ｅ Ｙ１＝４＋ ｙ、−
ｍｌの場合の積の累積加算値Ｐ■Ｘ、 Ｙ１＋為Ｙ、
＋Ｘ、Ｙ。
いて説明する。、１′Ｆ３図は、本発明を具体的な回路
素子釦より実現したものであり、５はシフトレジスタ、
６−１．６−２は論理積ゲート（ｋＮＤゲート）、７−
１．７−１０は全加算器、８−１．８−１０はラッチ、
又１．？１図と同一番号の構成要素は、同一の構成要素
を示し、Ｓ、〜Ｓ、は、部分積生成器１の出力で、Ｓｌ
が最下位ビットであり、Ｐｌ〜ｐｔｎは累積加算器出力
で、Ｐｌが最下位ビットである。又、１８はラッチ８−
１〜８−１１のクリア信号である。本実施例′において
は、被乗算Ｘ及び、乗算Ｙは、符号無しの２進数とする
。即わち、全て、正の数として扱うものとする。才４図
は、−例としてＸ、 ｗａ３１１ Ｘ、ｗ４ｔ Ｘ
ｌ−３ｓｅ ｙ、Ｗｆ ｅ Ｙ１＝４＋ ｙ、−
ｍｌの場合の積の累積加算値Ｐ■Ｘ、 Ｙ１＋為Ｙ、
＋Ｘ、Ｙ。
雪３１ Ｘｌ ＋４Ｘ４＋３６Ｘ３−１５５を矛５図の
回路により演算する場合の、才３図の各部の状態を示し
たものである。才４図において、才３図と同一の記号は
、矛３図における同一記号の構成要素の状態を示すもの
とする。
回路により演算する場合の、才３図の各部の状態を示し
たものである。才４図において、才３図と同一の記号は
、矛３図における同一記号の構成要素の状態を示すもの
とする。
矛３図（、Ｚｌ、〜ｒｅ ）には、才４図に示すタイミ
ングで、ｘ、 、 ｘｔ、 ｘ、が入力される。又、Ｐ
ｉｊ Ｋは、矛４図に示すタイミングでｅｙ３．ｙ、ｅ
ｙ、が、下位ビットから順に入力される。シフトレジス
タ５はｓ Ｊ’ｌｌＦ Ｐｔ、・ｈがｙｉｊに入力され
るタイミングで、ｘ、、 ｘ、、 ｘｓがロードされ、
他の１５ｊが入力されるタインングで上位ビット側にシ
フトが行なわれる。論理積ゲート６−１〜６−８は、Ｊ
’ｉＪが１の時は、シフトレジスタの各ビットの出力を
８１〜Ｓ、に出力し、ｙｉｊがＯの時は８１〜Ｓ。
ングで、ｘ、 、 ｘｔ、 ｘ、が入力される。又、Ｐ
ｉｊ Ｋは、矛４図に示すタイミングでｅｙ３．ｙ、ｅ
ｙ、が、下位ビットから順に入力される。シフトレジス
タ５はｓ Ｊ’ｌｌＦ Ｐｔ、・ｈがｙｉｊに入力され
るタイミングで、ｘ、、 ｘ、、 ｘｓがロードされ、
他の１５ｊが入力されるタインングで上位ビット側にシ
フトが行なわれる。論理積ゲート６−１〜６−８は、Ｊ
’ｉＪが１の時は、シフトレジスタの各ビットの出力を
８１〜Ｓ、に出力し、ｙｉｊがＯの時は８１〜Ｓ。
ＫＯを出力する。この時の部分積の値を示したのが、才
４図８．〜Ｓ、である。ラッチ８−１〜８−１０は、Ｘ
Ｉをシフトレジスタ５にロードするタイミングでクリア
を行ない、Ｐ１〜Ｐ、。は全て０となる。次に、シフト
レジスタ５のシフトと同時に加算器７−１〜７−１０に
より、ラッチの出力Ｐ、〜Ｐ１゜と順次加算することに
より、部分積Ｐ、−Ｘ、曽ｌ１．×がを加算し、ラッチ
終了時Ｋ。
４図８．〜Ｓ、である。ラッチ８−１〜８−１０は、Ｘ
Ｉをシフトレジスタ５にロードするタイミングでクリア
を行ない、Ｐ１〜Ｐ、。は全て０となる。次に、シフト
レジスタ５のシフトと同時に加算器７−１〜７−１０に
より、ラッチの出力Ｐ、〜Ｐ１゜と順次加算することに
より、部分積Ｐ、−Ｘ、曽ｌ１．×がを加算し、ラッチ
終了時Ｋ。
Ｐｔ〜ＰＩＯには、Ｐ −Ｘ、 −Ｙ、 ＋ Ｘ、Ｙ、
＋Ｘ、 Ｙ、が求まる。
＋Ｘ、 Ｙ、が求まる。
以上のように、本実施例において、符号無し２進数を用
いた場合の積の累積加算値を、部分積生成器１と、累積
加算器３により求めることができる。
いた場合の積の累積加算値を、部分積生成器１と、累積
加算器３により求めることができる。
次に、符号を含めて２進数を表現する２の補数により被
乗数Ｘ１乗数Ｙを表現した場合の、本発明の実施例を、
１？５図〜矛７図を用いて行なう。
乗数Ｘ１乗数Ｙを表現した場合の、本発明の実施例を、
１？５図〜矛７図を用いて行なう。
、？５図において１．ｆＦ３図と同一番号の構成要素は
、同一の構成要素である。又、？−１．９−９は、２次
Ｂｏｏｔｈのアルゴリズムを乗算アルゴリズムとして適
用した場合の部分積演算回路であり、又、１０は２の補
数表示の２進数の符号を反転させる場合に必要な補正値
を発生するインバータである。矛６図は、矛５図の部分
積演算回路９−１〜９−９の構成を示したものであり、
ｊｌ、１２はＡＮＤゲート、１３は、ＮＯＲ，ゲート。
、同一の構成要素である。又、？−１．９−９は、２次
Ｂｏｏｔｈのアルゴリズムを乗算アルゴリズムとして適
用した場合の部分積演算回路であり、又、１０は２の補
数表示の２進数の符号を反転させる場合に必要な補正値
を発生するインバータである。矛６図は、矛５図の部分
積演算回路９−１〜９−９の構成を示したものであり、
ｊｌ、１２はＡＮＤゲート、１３は、ＮＯＲ，ゲート。
１４は、排他的論理和ゲー）（ＥＯＲゲート）である。
、？７図は、１６図の入出力関係を示したものである。
２次Ｂｏｏｔｈのアルゴリズムは、被乗数Ｘと乗数Ｙを
２の補数により表現し、乗数”−１ｎ＠２”Ｐｎ−１６
２＋１ｎ−２＠２ｎ−３＋ ７． ＠２” −１−７，
２°＋ｙ０（ν。−〇）を求めるものである。（５１式
において、生成する部分積の個数は、ｎ／２ケであり、
部分積の値は（７２ｉＱ２ｉ＋１−２７２ｉ＋２）・Ｘ
・２２１ ｉ−［）−７−１（６１であるが、７２１Ｑ
２ｔ＋ｔ−２２’２ｉ＋２ の値は、乗数Ｙの隣接す
る５ビツトの値から、０．±１．±２の値をとる。２の
補数表示でＸを一１倍するには、Ｘの各ビットを反転し
て、最下位ビットに１を加算することで、又−２倍する
には、Ｘの各ビットを上位ビット側に１ビツトシフトし
て、各ビットを反転し、最下位ビットに１を加えること
により得られる。この乗数Ｘに対し、２次Ｂｏｏｔｈの
アルゴリズムの操作を行うのが、部分積演算回路９−１
〜９−９である。この補数に−１，−２を掛ける操作の
際に、最下位ビットに１を加える操作は、インバータ１
０により、矛５図Ｅの値を反転して全加算器７−１に加
えることにより行なうことができる。よって、Ｘをシフ
トレジスタ５Ｖｃより２ビツトづつシフトしながら、乗
数Ｙの値の隣接３ビツトを用いて、矛７図に示すように
Ａ、Ｂ、Ｈの値を求め、矛３図Ａ、Ｂ、Ｅに加えること
により、（６）弐に示す部分積を生成することができる
。矛５図は、被乗数Ｘが６ピツト、乗数Ｙがｋビットの
場合の例である。シフトレジスタの下位から７，８ビツ
ト目にｘ、、又、部分積演算回路？−８，９−９にシフ
トレジスタの最上位ビットが、又全加算器７−９．７−
１０．７−１１［部分積演算回路７−９の出力が、それ
ぞれ入力されているのは、２の補数表示による符号ビッ
トの桁合わせのためである。
２の補数により表現し、乗数”−１ｎ＠２”Ｐｎ−１６
２＋１ｎ−２＠２ｎ−３＋ ７． ＠２” −１−７，
２°＋ｙ０（ν。−〇）を求めるものである。（５１式
において、生成する部分積の個数は、ｎ／２ケであり、
部分積の値は（７２ｉＱ２ｉ＋１−２７２ｉ＋２）・Ｘ
・２２１ ｉ−［）−７−１（６１であるが、７２１Ｑ
２ｔ＋ｔ−２２’２ｉ＋２ の値は、乗数Ｙの隣接す
る５ビツトの値から、０．±１．±２の値をとる。２の
補数表示でＸを一１倍するには、Ｘの各ビットを反転し
て、最下位ビットに１を加算することで、又−２倍する
には、Ｘの各ビットを上位ビット側に１ビツトシフトし
て、各ビットを反転し、最下位ビットに１を加えること
により得られる。この乗数Ｘに対し、２次Ｂｏｏｔｈの
アルゴリズムの操作を行うのが、部分積演算回路９−１
〜９−９である。この補数に−１，−２を掛ける操作の
際に、最下位ビットに１を加える操作は、インバータ１
０により、矛５図Ｅの値を反転して全加算器７−１に加
えることにより行なうことができる。よって、Ｘをシフ
トレジスタ５Ｖｃより２ビツトづつシフトしながら、乗
数Ｙの値の隣接３ビツトを用いて、矛７図に示すように
Ａ、Ｂ、Ｈの値を求め、矛３図Ａ、Ｂ、Ｅに加えること
により、（６）弐に示す部分積を生成することができる
。矛５図は、被乗数Ｘが６ピツト、乗数Ｙがｋビットの
場合の例である。シフトレジスタの下位から７，８ビツ
ト目にｘ、、又、部分積演算回路？−８，９−９にシフ
トレジスタの最上位ビットが、又全加算器７−９．７−
１０．７−１１［部分積演算回路７−９の出力が、それ
ぞれ入力されているのは、２の補数表示による符号ビッ
トの桁合わせのためである。
以上のように生成した部分積を、前記、１？２の実施例
で示したように、累積加算器３により累積加算を行なう
ことＫより、被乗数Ｘｋと乗数■の積の累積加算値を求
めることができる。
で示したように、累積加算器３により累積加算を行なう
ことＫより、被乗数Ｘｋと乗数■の積の累積加算値を求
めることができる。
以上説明したように、本実施例によると、符号を含めて
２進数を表現する２の補数釦より被乗数Ｘｋと、乗数Ｙ
ｋの積の累積加算値を、部分積生成器と、累積加算器に
より、実現できる。
２進数を表現する２の補数釦より被乗数Ｘｋと、乗数Ｙ
ｋの積の累積加算値を、部分積生成器と、累積加算器に
より、実現できる。
矛８図は、本発明の別の実施例であり、累積加算器５の
別の構成方法である。矛８図において、矛５図と同一番
号の構成要素は同一の構成要素を示す。１５−１〜１５
−１０はＡＮＤ回路。
別の構成方法である。矛８図において、矛５図と同一番
号の構成要素は同一の構成要素を示す。１５−１〜１５
−１０はＡＮＤ回路。
１６は０几回路、１７はインバータである。前記までの
実施例においては、乗算結果の累積加算値は、Ｐ１〜Ｐ
１．までの全てのビットを考えたが、一般的にはシステ
ムで定まっているビット数に演算出力値を制限する必要
がある。例えばディジタルフィルタ等の演算を考えた場
合、Ｘを入力データ、Ｙをフィルタ係数とした場合に、
演算結果をデータＸのビット長とそろえて出力する必要
が非常に多く発生する。例えば、前記実施例の場合、Ｘ
が６ビツトであるから、演算結果し、上位から６ビツト
とする場合、７ビツト目以下を切り捨てて、上位６ビツ
トを出力する方法と７ビツト目を四捨五入する方法が考
えられる。四捨五入する方法の方が、演算精度的に優れ
ているが、加算用和演算タイムスロットが必要となる。
実施例においては、乗算結果の累積加算値は、Ｐ１〜Ｐ
１．までの全てのビットを考えたが、一般的にはシステ
ムで定まっているビット数に演算出力値を制限する必要
がある。例えばディジタルフィルタ等の演算を考えた場
合、Ｘを入力データ、Ｙをフィルタ係数とした場合に、
演算結果をデータＸのビット長とそろえて出力する必要
が非常に多く発生する。例えば、前記実施例の場合、Ｘ
が６ビツトであるから、演算結果し、上位から６ビツト
とする場合、７ビツト目以下を切り捨てて、上位６ビツ
トを出力する方法と７ビツト目を四捨五入する方法が考
えられる。四捨五入する方法の方が、演算精度的に優れ
ているが、加算用和演算タイムスロットが必要となる。
これに対し本実施例では、ラッチ８−・１〜８−１１を
クリアする際に、上位から７ビツト目を１に、他のビッ
トはＯとしてから（負論理の場合はＡＮＤ回路１５−１
〜１５−１０をＯＲ，回路に、ＯＲ回路１６をＡＮＤ回
路に変えて上位から７ビツト目を０．他を１とする）、
累積加算演算を始め演算終了後、７ビツト目以下を切り
捨てて、上位６ビツト目までを出力する。ラッチ８−１
〜Ｂ−１１を全て０にクリアしてから累積加算し、その
結果を四捨五入するには、７ビツト目が１の時は切り上
げ、７ビツト目がＯの時は切り捨てであるから、上記方
法によると累積加算終了時に、既に７ビツト目を四捨五
入した値が、上位６ビツトに出力されているので、７ビ
ツト目以下を切り捨てることにより、６ビツト目までの
四捨五入値を求めることができる。
クリアする際に、上位から７ビツト目を１に、他のビッ
トはＯとしてから（負論理の場合はＡＮＤ回路１５−１
〜１５−１０をＯＲ，回路に、ＯＲ回路１６をＡＮＤ回
路に変えて上位から７ビツト目を０．他を１とする）、
累積加算演算を始め演算終了後、７ビツト目以下を切り
捨てて、上位６ビツト目までを出力する。ラッチ８−１
〜Ｂ−１１を全て０にクリアしてから累積加算し、その
結果を四捨五入するには、７ビツト目が１の時は切り上
げ、７ビツト目がＯの時は切り捨てであるから、上記方
法によると累積加算終了時に、既に７ビツト目を四捨五
入した値が、上位６ビツトに出力されているので、７ビ
ツト目以下を切り捨てることにより、６ビツト目までの
四捨五入値を求めることができる。
以上より本実施例では、累積加算結果を四捨五入して出
力する場合に、四捨五入用のタイムスロットを必要とし
ないで、四捨五入した結果船出力でき、部分積生成器と
累積加算器から成る乗算累積器の処理渭度向上に効果が
ある。
力する場合に、四捨五入用のタイムスロットを必要とし
ないで、四捨五入した結果船出力でき、部分積生成器と
累積加算器から成る乗算累積器の処理渭度向上に効果が
ある。
又、矛９図は本発明のさらに別の実施例であり、累積加
算器５の別の構成方法である。才９図で才８図と同一番
号の構成要素は、同一の構成要素を示す。矛９図では、
ラッチ８−１〜８−１１の、現在の出力状態に関係な（
、全加算器７−１〜７−１１のラッチ８−１〜８−１１
からの帰還入力を、前記矛８図で説明した値に設定でき
るので、クリア用のタイムスロットを必要とせず、本発
明による乗算累積器の処理能力の向上忙効果がある。
算器５の別の構成方法である。才９図で才８図と同一番
号の構成要素は、同一の構成要素を示す。矛９図では、
ラッチ８−１〜８−１１の、現在の出力状態に関係な（
、全加算器７−１〜７−１１のラッチ８−１〜８−１１
からの帰還入力を、前記矛８図で説明した値に設定でき
るので、クリア用のタイムスロットを必要とせず、本発
明による乗算累積器の処理能力の向上忙効果がある。
次に、本発明をディジタルフィルタに適用した場合の実
施例を矛１０図を用いて説明する。矛１０図において、
１は部分積生成器、３は累積加算器、１９は読み出し書
き込み可能メモＩＪ（Ｒ，ＡＭと略す）、２０は読み出
し専用メモリ、２１はラッチ、２２は、タイミング回路
、 ２５はディジタルフィルタ入力・２４は、ディジタ
ルフィルタ出力である。ＲＯＭ２Ｏには、フィルタ特性
を決定する係数を記憶する。係数の記憶方法としては、
係数を２進化してそのままの値を記憶する場合や、先に
実施例で説明した２次のＢｏｏｔｈのアルゴリズムを用
いる時には、アルゴリズムに適するようにデコードした
値を記憶する場合などがある。又、データは、入力２５
から几Ａ Ｍ１９に入力しＲＡＭ１９に記憶したデータ
と、几０Ｍ２０に記憶したデータをタイミング回路２２
から出力するタイミングに従って部分積生成器に入力し
、部分積を生成し、累積加算器６によって累積加算を行
ない、データとフィルタ係数のたたみ込み演算を行なう
。たたみ込み演算結果は、ラッチ２１によりラッチし、
タイミング回路２２から出力するタイミングに従って、
２４に出力する。
施例を矛１０図を用いて説明する。矛１０図において、
１は部分積生成器、３は累積加算器、１９は読み出し書
き込み可能メモＩＪ（Ｒ，ＡＭと略す）、２０は読み出
し専用メモリ、２１はラッチ、２２は、タイミング回路
、 ２５はディジタルフィルタ入力・２４は、ディジタ
ルフィルタ出力である。ＲＯＭ２Ｏには、フィルタ特性
を決定する係数を記憶する。係数の記憶方法としては、
係数を２進化してそのままの値を記憶する場合や、先に
実施例で説明した２次のＢｏｏｔｈのアルゴリズムを用
いる時には、アルゴリズムに適するようにデコードした
値を記憶する場合などがある。又、データは、入力２５
から几Ａ Ｍ１９に入力しＲＡＭ１９に記憶したデータ
と、几０Ｍ２０に記憶したデータをタイミング回路２２
から出力するタイミングに従って部分積生成器に入力し
、部分積を生成し、累積加算器６によって累積加算を行
ない、データとフィルタ係数のたたみ込み演算を行なう
。たたみ込み演算結果は、ラッチ２１によりラッチし、
タイミング回路２２から出力するタイミングに従って、
２４に出力する。
本発明を、ディジタルフィルタに適用することで、ディ
ジタ・ルフィルタの主演算部分である槓の累積加算回路
を、部分積生成器と累積加算器１段で構成でき回路規模
が小さく、ＩＣ化に適したディジタルフィルタを構成す
ることができる。
ジタ・ルフィルタの主演算部分である槓の累積加算回路
を、部分積生成器と累積加算器１段で構成でき回路規模
が小さく、ＩＣ化に適したディジタルフィルタを構成す
ることができる。
本発明によれば、積の累積加算器を、部分積生成器と累
積加算器１段で構成することによ一乗算累積器の回路規
模を低減できるので、ＩＣ化に際し、そのチップサイズ
を大幅に低減できるという効果がある。
積加算器１段で構成することによ一乗算累積器の回路規
模を低減できるので、ＩＣ化に際し、そのチップサイズ
を大幅に低減できるという効果がある。
【図面の簡単な説明】
２１図は、本発明の一実施例を示す図、才２図は、矛１
図のタイミングを示す図、矛３図は、本発明の他の実施
例を示す図１．１’４図は、才３図の動作説明図、 才５図は、本発明のさらに他の実施例を示す図、 矛６図は、部分積演算回路の一例を示す図、オフ図は、
２次Ｂｏｏｔｈのアルゴリズムのデコード値を示す図、 才８図は、本発明の別の実施例を示す図、ツ・９図は、
本発明のさらに別の実施例を示す図、 矛１０図は、本発明のさらにまた別の実施例を示す図で
ある。 １・・・部分積生成器、３・・・累積加算器、５・・・
シフトレジスタ、７−１〜７−１１・・・全加算器、８
−１〜８−１１−・・ラッチ、９−１〜９−９・・・・
部分積演算回路、１５−ＡＮＤゲート、１６・・・０几
ゲート、１７・・・インバータ、１９ ・・・読み出し
書き込み可能メモＩＪ（ＲＡＭ）、２０・・・読み出し
専用メモリ（Ｒ，ＯＭ）、２１・・・ラッチ、２２・・
・タイミング回路。 第１図 に 才２図 第３面 第４口 第５閲 才８聞 オ９η オ ノＯじ乙 手続補正書（自発） 事件の表示 昭和６０ 年特許願第 ８２５６６ 号発明の名称
乗算累積器 補正をする者 １１件との関係 特許出願人 と１ 称 １５１０１株式会社 日 立
製 作 折代 理 人 図面。 ｔ ８Ａ１ｍｓ第、ｓｘｇａ行のｒ波乗ｘｘ及び、乗
ｓＹは、」を「被乗数Ｘ及び、乗数Ｙは、」に訂正する
。 Ｚ 図面第７図、第９図を別紙の通り訂正する。 以上
図のタイミングを示す図、矛３図は、本発明の他の実施
例を示す図１．１’４図は、才３図の動作説明図、 才５図は、本発明のさらに他の実施例を示す図、 矛６図は、部分積演算回路の一例を示す図、オフ図は、
２次Ｂｏｏｔｈのアルゴリズムのデコード値を示す図、 才８図は、本発明の別の実施例を示す図、ツ・９図は、
本発明のさらに別の実施例を示す図、 矛１０図は、本発明のさらにまた別の実施例を示す図で
ある。 １・・・部分積生成器、３・・・累積加算器、５・・・
シフトレジスタ、７−１〜７−１１・・・全加算器、８
−１〜８−１１−・・ラッチ、９−１〜９−９・・・・
部分積演算回路、１５−ＡＮＤゲート、１６・・・０几
ゲート、１７・・・インバータ、１９ ・・・読み出し
書き込み可能メモＩＪ（ＲＡＭ）、２０・・・読み出し
専用メモリ（Ｒ，ＯＭ）、２１・・・ラッチ、２２・・
・タイミング回路。 第１図 に 才２図 第３面 第４口 第５閲 才８聞 オ９η オ ノＯじ乙 手続補正書（自発） 事件の表示 昭和６０ 年特許願第 ８２５６６ 号発明の名称
乗算累積器 補正をする者 １１件との関係 特許出願人 と１ 称 １５１０１株式会社 日 立
製 作 折代 理 人 図面。 ｔ ８Ａ１ｍｓ第、ｓｘｇａ行のｒ波乗ｘｘ及び、乗
ｓＹは、」を「被乗数Ｘ及び、乗数Ｙは、」に訂正する
。 Ｚ 図面第７図、第９図を別紙の通り訂正する。 以上
Claims (1)
- 【特許請求の範囲】 １、ｍビットのデータＸとｎビットのデータＹの乗算結
果Ｐ＝Ｘ・Ｙの累積加算を行なう演算装置において、該
データＸと、該データＹの部分積を生成する部分積生成
器と、該部分積の累積加算を行なう累積加算器段一段に
より構成したことを特徴とする乗算累積器。 ２、特許請求の範囲第１項において、累積加算結果を該
累積加算器の上位ビットからｋビット〔但しｋ≦（ｍ＋
ｎ−１）〕必要とする場合、該累積加算器の初期状態を
上位ビットから（ｋ＋１）ビット目のみ１とし、他のビ
ットは全て０とするか又は上位ビットから（ｋ＋１）ビ
ット目のみを０とし、他のビットは全て１としてから累
積加算を行なう累積加算器により構成したことを特徴と
する乗算累積器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082366A JPS61241830A (ja) | 1985-04-19 | 1985-04-19 | 乗算累積器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082366A JPS61241830A (ja) | 1985-04-19 | 1985-04-19 | 乗算累積器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241830A true JPS61241830A (ja) | 1986-10-28 |
Family
ID=13772583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082366A Pending JPS61241830A (ja) | 1985-04-19 | 1985-04-19 | 乗算累積器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158568A (ja) * | 1987-12-15 | 1989-06-21 | Toshiba Corp | 乗算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386134A (en) * | 1976-11-12 | 1978-07-29 | Ibm | Multiplication accumulator |
-
1985
- 1985-04-19 JP JP60082366A patent/JPS61241830A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386134A (en) * | 1976-11-12 | 1978-07-29 | Ibm | Multiplication accumulator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158568A (ja) * | 1987-12-15 | 1989-06-21 | Toshiba Corp | 乗算回路 |
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