JPS59224197A - 湿式多層セラミツク基板 - Google Patents
湿式多層セラミツク基板Info
- Publication number
- JPS59224197A JPS59224197A JP58097989A JP9798983A JPS59224197A JP S59224197 A JPS59224197 A JP S59224197A JP 58097989 A JP58097989 A JP 58097989A JP 9798983 A JP9798983 A JP 9798983A JP S59224197 A JPS59224197 A JP S59224197A
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- JP
- Japan
- Prior art keywords
- ceramic substrate
- multilayer ceramic
- conductor layer
- capacitor
- wet multilayer
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- Laminated Bodies (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、テレビ受信機等におけるチューナ回路を構成
する厚膜基板に係り、特に電気的、機械的接続性に優れ
、回路パターンの高集積化に好適な湿式多層セラミック
基板に関するものである。
する厚膜基板に係り、特に電気的、機械的接続性に優れ
、回路パターンの高集積化に好適な湿式多層セラミック
基板に関するものである。
第１図は、未焼成のセラミック基体上に絶縁層および導
体層を交互に印刷積層後、一体焼結して形成された湿式
多層セラミック基板の従来例を示す断面図である。但し
、該基板は、その部品挿入穴に該部品のシードを挿入し
半田付けをほどこした状態で示されている。
体層を交互に印刷積層後、一体焼結して形成された湿式
多層セラミック基板の従来例を示す断面図である。但し
、該基板は、その部品挿入穴に該部品のシードを挿入し
半田付けをほどこした状態で示されている。
同図において、１ａはセラミック基体、２８〜２ｄはそ
れぞれ絶縁層であり、３ａ〜３ｃ、３ｅ１゜３ｅ２．３
ｅ３．及び３ｆ〜３ｇはそれぞれ導体層であり、２ｄ及
び３ｆ〜３ｇはセラミック基体１ａの抵抗面に、その他
は同じく基体１ａの容量面にそれぞれ印刷されており、
特に３ｅ１ 、３ｅ２ 、３ｅ３は容量面側の基板表面
に形成される導体層で半田付電極となる導体層である。
れぞれ絶縁層であり、３ａ〜３ｃ、３ｅ１゜３ｅ２．３
ｅ３．及び３ｆ〜３ｇはそれぞれ導体層であり、２ｄ及
び３ｆ〜３ｇはセラミック基体１ａの抵抗面に、その他
は同じく基体１ａの容量面にそれぞれ印刷されており、
特に３ｅ１ 、３ｅ２ 、３ｅ３は容量面側の基板表面
に形成される導体層で半田付電極となる導体層である。
４はしかるべき導体層間を接続するためのピアホールで
、ここでは、導体層３ｅ１と３ｂとを接続して、内蔵コ
ンデンサを形成するための第１の電極を、また導体層３
ｅ２と３ｃ、３ａとを接続して第２の電極を形成し、該
両電極とその間にはさまれる絶縁層２ａ、２ｂ、とで内
蔵コンデンサを構成している。
、ここでは、導体層３ｅ１と３ｂとを接続して、内蔵コ
ンデンサを形成するための第１の電極を、また導体層３
ｅ２と３ｃ、３ａとを接続して第２の電極を形成し、該
両電極とその間にはさまれる絶縁層２ａ、２ｂ、とで内
蔵コンデンサを構成している。
またセラミック基体１ａの容量面（内蔵コンデンサを形
成されている側の面）と抵抗面（抵抗８を印刷されてい
る側の面）の導体層間の接続はスルーホール５によって
行なわれる。９は図示せざる挿入部品のリード等で、挿
入穴６に挿入後、ディップ等により、半田付電極ａｅｉ
に半田付されるが、その際、半田フィレット１１が形成
され、リード等９と電極３ｅ１は電気的、機械的に接続
される。かかる半田フィレット１１が所定の高さを有し
、所望の機械的強度を有するためには、半田付電極３ｅ
ｌは所定のパターン幅りが必要となる。
成されている側の面）と抵抗面（抵抗８を印刷されてい
る側の面）の導体層間の接続はスルーホール５によって
行なわれる。９は図示せざる挿入部品のリード等で、挿
入穴６に挿入後、ディップ等により、半田付電極ａｅｉ
に半田付されるが、その際、半田フィレット１１が形成
され、リード等９と電極３ｅ１は電気的、機械的に接続
される。かかる半田フィレット１１が所定の高さを有し
、所望の機械的強度を有するためには、半田付電極３ｅ
ｌは所定のパターン幅りが必要となる。
１０はチップコンデンサ等のチップ部品で半田付電極３
ｅ２に半田付される。また、異電位電極３ｅ１゜３ｅ２
．３ｃ３間には半田ブリッジが形成されるのを防ぐため
にオーバーコート７が印刷され、さらに高周波電極で、
電極パターン間の浮遊容量が特性上問題となる場合は結
合を避けるために、できる限り、電極パターン間の間隔
をあけることが望ましい。
ｅ２に半田付される。また、異電位電極３ｅ１゜３ｅ２
．３ｃ３間には半田ブリッジが形成されるのを防ぐため
にオーバーコート７が印刷され、さらに高周波電極で、
電極パターン間の浮遊容量が特性上問題となる場合は結
合を避けるために、できる限り、電極パターン間の間隔
をあけることが望ましい。
また、８は印刷抵抗であり、基体１ａのコンデンサ形成
面である容量面の該当電極からスルーホール５、及びピ
アホール４を通じて、導通せしめた導体層３ｇと３ｇの
間に印刷形成される。かかるスルーホール５の位置は基
板強度の点から、挿入穴６に対して一定の間隔を確保す
るようにすることが必要である。
面である容量面の該当電極からスルーホール５、及びピ
アホール４を通じて、導通せしめた導体層３ｇと３ｇの
間に印刷形成される。かかるスルーホール５の位置は基
板強度の点から、挿入穴６に対して一定の間隔を確保す
るようにすることが必要である。
以上のように、半田付電極３ｅｌ 、 ３ｅ２ 、３ｅ
３等は所定のパターン幅、パタ「ン間隔を必要とす４上
、さらに基板の容量面と抵抗面の各導体間を接続するス
ルーホールと部品挿入穴も、両者間に一定の間隔を確保
する必要があるため、これらが従来の湿式多層セラミッ
ク基板におけるパターン設計の高密度化、高集積化の大
きな障害となっていた。
３等は所定のパターン幅、パタ「ン間隔を必要とす４上
、さらに基板の容量面と抵抗面の各導体間を接続するス
ルーホールと部品挿入穴も、両者間に一定の間隔を確保
する必要があるため、これらが従来の湿式多層セラミッ
ク基板におけるパターン設計の高密度化、高集積化の大
きな障害となっていた。
本発明は、上述のよう／よ従来技術の欠点を除去するた
めになされたものであり、従って本発明の目的は、パタ
ーン設計の高密度化、高集積化を可能とする小形な湿式
多層セラミック基板を提供することにある。
めになされたものであり、従って本発明の目的は、パタ
ーン設計の高密度化、高集積化を可能とする小形な湿式
多層セラミック基板を提供することにある。
上記目的を達成するため、本発明では、セラミック基体
の一面に、絶縁層と導体層を交互に重ねて印刷し、絶縁
層を介して上下に位置する複数の前記導体層を電極とす
ることによりコンデンサを形成し、前記セラミック基体
の他の一面に、少なくも二つの相隔てた導電層と該両導
電層間にまたがる抵抗体を印刷することにより抵抗を形
成して成る湿式多層セラミック基板において、セラミッ
ク基体の前記コンデンサを形成する面に印刷する複数の
上下に位置する導体層の各端部間を、各端部毎にオーバ
ラップしながら順次電気的に接続してゆく接続導体層を
、その片面が、前記導体層と導体層の間に位置する絶縁
層の端部に密着し、他方の片面は部品挿入穴の壁面の一
部を兼ねるように印刷によって形成するｌヨとして、回
路パターンの高集積化を可能にしている。
の一面に、絶縁層と導体層を交互に重ねて印刷し、絶縁
層を介して上下に位置する複数の前記導体層を電極とす
ることによりコンデンサを形成し、前記セラミック基体
の他の一面に、少なくも二つの相隔てた導電層と該両導
電層間にまたがる抵抗体を印刷することにより抵抗を形
成して成る湿式多層セラミック基板において、セラミッ
ク基体の前記コンデンサを形成する面に印刷する複数の
上下に位置する導体層の各端部間を、各端部毎にオーバ
ラップしながら順次電気的に接続してゆく接続導体層を
、その片面が、前記導体層と導体層の間に位置する絶縁
層の端部に密着し、他方の片面は部品挿入穴の壁面の一
部を兼ねるように印刷によって形成するｌヨとして、回
路パターンの高集積化を可能にしている。
次に図を参照して本発明の実Ｍｆｉ例を説明する。
第２図は本発明の一実施例を示す断面図である。
同図において、挿入穴６をあけたセラミック基体１ａの
穴部端面にスルーホール導体１２を印刷後、第１の導体
層３ａｌを印刷、しかる後に第１の絶縁層２ａを印刷す
る。同様に順次、導体層３ｂ１．３ｃ１゜３ｅ１．及び
絶縁層２ｂ、２ｃを交互に、例えば同心円状に印刷して
、挿入部品取付用電極を形成すると共に、所望の内蔵コ
ンデンサ用の第１の電極３ｂ１を一体形成する。。
穴部端面にスルーホール導体１２を印刷後、第１の導体
層３ａｌを印刷、しかる後に第１の絶縁層２ａを印刷す
る。同様に順次、導体層３ｂ１．３ｃ１゜３ｅ１．及び
絶縁層２ｂ、２ｃを交互に、例えば同心円状に印刷して
、挿入部品取付用電極を形成すると共に、所望の内蔵コ
ンデンサ用の第１の電極３ｂ１を一体形成する。。
また内蔵コンデンサを形成するための第２の電極となる
３ａ、３ｃと表面導体層３ｅ２とをピアホール４で接続
後、スルーホール５及びピアホール４を通じて導通せし
めた第１の印刷抵抗用電極３ｇを形成する。次にスルー
ホール導体１２にて基体１ａの容量面と抵抗面とを導通
せしめ、該スルーホール導体１２とピアホール４で接続
した第２の印刷抵抗用電極３ｇと前記第１の印刷抵抗用
電極３ｇの間に抵抗８を印刷形成する。
３ａ、３ｃと表面導体層３ｅ２とをピアホール４で接続
後、スルーホール５及びピアホール４を通じて導通せし
めた第１の印刷抵抗用電極３ｇを形成する。次にスルー
ホール導体１２にて基体１ａの容量面と抵抗面とを導通
せしめ、該スルーホール導体１２とピアホール４で接続
した第２の印刷抵抗用電極３ｇと前記第１の印刷抵抗用
電極３ｇの間に抵抗８を印刷形成する。
ここで、本発明によるセラミック基板の挿入部品取付用
電極部３ａ１〜３ｅ１のみを第２図の下方から見た平面
図を第３図に示す。
電極部３ａ１〜３ｅ１のみを第２図の下方から見た平面
図を第３図に示す。
再び第２図に戻って、次に挿入穴６に部品のリード等９
を挿入後、ディップ等で半田付することにより、半田フ
ィレット１１を形成し、それにより、リード等９は挿入
部品取付電極３ａ１〜３ｅｌに電気的、機械的に接続さ
れる。この時、チップ部品１０は、半田付電極３ｅ２に
半田フィレット１１を介して半田付される。また異電位
電極３ｅ１，３ｅ２ｙ３ｅ３間には、半田付時にブリッ
ジ等が形成されるのを防ぐためにオーバーコート７が印
刷されている。
を挿入後、ディップ等で半田付することにより、半田フ
ィレット１１を形成し、それにより、リード等９は挿入
部品取付電極３ａ１〜３ｅｌに電気的、機械的に接続さ
れる。この時、チップ部品１０は、半田付電極３ｅ２に
半田フィレット１１を介して半田付される。また異電位
電極３ｅ１，３ｅ２ｙ３ｅ３間には、半田付時にブリッ
ジ等が形成されるのを防ぐためにオーバーコート７が印
刷されている。
このように、挿入部品取付用電極３ａ１〜３ｅ１を形成
することにより、その電極面積が大幅に増大し、基板内
部にまで半田が充填されることから、部品リード樽９と
挿入部品取付用電極との電気的、機械的接続性が良好と
なると共に、内蔵コンデンサを形成するための電極との
パス（第１図で云えばＬに相当）が短くなるため、ロス
が少なくなり、高周波特性が良好となる。
することにより、その電極面積が大幅に増大し、基板内
部にまで半田が充填されることから、部品リード樽９と
挿入部品取付用電極との電気的、機械的接続性が良好と
なると共に、内蔵コンデンサを形成するための電極との
パス（第１図で云えばＬに相当）が短くなるため、ロス
が少なくなり、高周波特性が良好となる。
さら釦基体１ａの容量面と抵抗面とを導通せしめるスル
ーホールが一つ不必要となるので、基板表面上のそれに
よる占有面積を減少させることができ、小形化が可能と
なると共に、近接する異電位電極との間隔に余裕が生じ
るので、その分パターン設計上さらに高密度化が可能と
なる。
ーホールが一つ不必要となるので、基板表面上のそれに
よる占有面積を減少させることができ、小形化が可能と
なると共に、近接する異電位電極との間隔に余裕が生じ
るので、その分パターン設計上さらに高密度化が可能と
なる。
以上、本発明による挿入部品取付用電極を形成する際、
導体層、絶縁層を順次交互に印刷する場合を示したが、
第４図に示すように絶縁層２ｂと２０の間に導体層を印
刷する必要がない場合には、２層以上の絶縁層に跨って
同一導体層を印刷しても良く、またこのようにすれば、
半田付電極をいっそう小形にすることができる。
導体層、絶縁層を順次交互に印刷する場合を示したが、
第４図に示すように絶縁層２ｂと２０の間に導体層を印
刷する必要がない場合には、２層以上の絶縁層に跨って
同一導体層を印刷しても良く、またこのようにすれば、
半田付電極をいっそう小形にすることができる。
さらに、挿入部品取付用電極のこれまでの実施例では、
平面的に見た場合、同心円状の導体層を順次印刷形成し
ていたが、第５図に示すように、内蔵コンデンタの容量
あるいは印刷抵抗の測定のための独立ランドＡ１ｙ
ｔ２を、間隙１３を形成することにより設けて、部品挿
入後半田付により間隙１３を含めて接続するようにして
も良（、必ずしも第３図に示すような同心円のリング状
でな（でも良い。
平面的に見た場合、同心円状の導体層を順次印刷形成し
ていたが、第５図に示すように、内蔵コンデンタの容量
あるいは印刷抵抗の測定のための独立ランドＡ１ｙ
ｔ２を、間隙１３を形成することにより設けて、部品挿
入後半田付により間隙１３を含めて接続するようにして
も良（、必ずしも第３図に示すような同心円のリング状
でな（でも良い。
あるいは挿入部品の形状等により、第６図に示すように
、電極の外形を例えば四角形としてもよく、必ずしも同
心円としなくても、その効果が同様であることは明らか
である。
、電極の外形を例えば四角形としてもよく、必ずしも同
心円としなくても、その効果が同様であることは明らか
である。
これまで、挿入部品取付用電極について説明を行なって
きたが、第７図に示すように高周波信号系となる導体ラ
インＳを容量面から抵抗面に導通させ、他電極と接続す
る場合も、本発明による電極形状を適用すれば、従来、
ピアホールで接続した場合より、系のパスが短くなるた
め、ロスが小さくなり、高周波特性が良好となる。ここ
で六６は空隙としているが、基板形成時、かかる六６に
導体を充填すれば、いっそう系のロスが小さくなる。
きたが、第７図に示すように高周波信号系となる導体ラ
インＳを容量面から抵抗面に導通させ、他電極と接続す
る場合も、本発明による電極形状を適用すれば、従来、
ピアホールで接続した場合より、系のパスが短くなるた
め、ロスが小さくなり、高周波特性が良好となる。ここ
で六６は空隙としているが、基板形成時、かかる六６に
導体を充填すれば、いっそう系のロスが小さくなる。
また第８図は、内蔵コンデンサを形成する各導体層の接
続に本発明による電極形状を適用したもので、この場合
も同様に高周波特性が良好となる。
続に本発明による電極形状を適用したもので、この場合
も同様に高周波特性が良好となる。
本発明によれば、湿式多層セラミック基板において、部
品半田付電極を小さくすることができるので、パターン
設計の高密度化、高集積化に極めて効果がある。さらに
、各導体層間の接続において、そのためのパスを短くで
きるので、ロスが７トさくなり、高周波特性の向上に極
めて効果がある。
品半田付電極を小さくすることができるので、パターン
設計の高密度化、高集積化に極めて効果がある。さらに
、各導体層間の接続において、そのためのパスを短くで
きるので、ロスが７トさくなり、高周波特性の向上に極
めて効果がある。
第１図は印刷積層法により形成された湿式多層セラミッ
ク基板の従来例を示す断面図、第２図は本発明の一実施
例を示す断面図、第３図は第２図における要部をその下
方からみた平面図、第４図は本発明の他の実施例の要部
を示す断面図、第５図、第６図は、それぞれ本発明の更
に別の実施例の要部を示す平面図、第７図、第８図はそ
れぞれ本発明による電極形状の適用例を示す断面図であ
る。 符号説明 １ａ・・・・・・セラミック基体、２ａ、２ｂ、２ｃ・
・・・・・絶縁層、３ａ、３ｂ、３ｃ、３ｅｌ、３ｅ２
，３ｅ３，３ｄ。 ３ｆ 、 ３ｇ 、 ３ａ’、 ３ｂ’、 ３ｃ’、
３ｅ１’ ・−−−−−導体層、４・・・パ°ピアホー
ル、５・・・・・・スルーホール、６・・・・・・挿入
穴、７・・・・・・オーバーコート、８・・・・・・印
刷抵抗、９・・・・・・挿入部品のリード等、１０・・
・・・・チップ部品、１１・・・・−・半田ンイレット
、１２・・・・・・スルーホール導体、１３−・・・・
・間隙 代理人 弁理士 並 木 昭 夫 第 １ 図 第２図 ／２ 第３図 第 ４ 図
ク基板の従来例を示す断面図、第２図は本発明の一実施
例を示す断面図、第３図は第２図における要部をその下
方からみた平面図、第４図は本発明の他の実施例の要部
を示す断面図、第５図、第６図は、それぞれ本発明の更
に別の実施例の要部を示す平面図、第７図、第８図はそ
れぞれ本発明による電極形状の適用例を示す断面図であ
る。 符号説明 １ａ・・・・・・セラミック基体、２ａ、２ｂ、２ｃ・
・・・・・絶縁層、３ａ、３ｂ、３ｃ、３ｅｌ、３ｅ２
，３ｅ３，３ｄ。 ３ｆ 、 ３ｇ 、 ３ａ’、 ３ｂ’、 ３ｃ’、
３ｅ１’ ・−−−−−導体層、４・・・パ°ピアホー
ル、５・・・・・・スルーホール、６・・・・・・挿入
穴、７・・・・・・オーバーコート、８・・・・・・印
刷抵抗、９・・・・・・挿入部品のリード等、１０・・
・・・・チップ部品、１１・・・・−・半田ンイレット
、１２・・・・・・スルーホール導体、１３−・・・・
・間隙 代理人 弁理士 並 木 昭 夫 第 １ 図 第２図 ／２ 第３図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １）セラミック基体の一面に、絶縁層と導体層を交互に
重ねて印刷し、絶縁層を介して上下に位置する複数の前
記導体層を電極とすることによりコンデンサを形成し、
前記セラミック基体の他の一面に、少なくも二つの相隔
てた導電層と該両導電層間にまたがる抵抗体を印刷する
ことにより抵抗を形成して成る湿式多層セラミック基板
において、セラミック基体の前記コンデンサを形成する
面に印刷する複数の上下に位置する導体層の各端部間を
、各端部毎にオーバラップしながら順次電気的に接続し
てゆく接続導体層を、その片面が、前記導体層と導体層
の間に位置する絶縁層の端部に密着し、他方の片面には
少なくとも絶縁層は接触しないように、印刷により形成
したことを特徴とする湿式多層セラミック基板 ２、特許請求の範囲第１項に記載の湿式多層セラミック
基板において、前記接続導体層の少な（とも１つの導体
層がコンデンサを形成する電極を構成することを特徴と
する湿式多層セラミック基板。 ３）特許請求の範囲第１項に記載の湿式多層セラミック
基板において、前記接続導体層が、該基板のコンデンサ
形成面からみて同心円状をなしていることを特徴とする
湿式多層セラミック基板。 ４）特許請求の範囲第１項に記載の湿式多層セラミック
基板において、前記接続導体層が、セラミック基板を貫
くスルーホールを介して該基板の抵抗形成面における導
体層と導通するようにしたことを特徴とする湿式多層セ
ラミック基板。 ５）特許請求の範囲第１項に記載の湿式多層セラミック
基板において、前記接続導体層が、セラミック基板を貫
く部品挿入穴の側面に印刷した導体を介して該基板の抵
抗形成面における導体層と導通するようにしたことを特
徴とする湿式多層セラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097989A JPS59224197A (ja) | 1983-06-03 | 1983-06-03 | 湿式多層セラミツク基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097989A JPS59224197A (ja) | 1983-06-03 | 1983-06-03 | 湿式多層セラミツク基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224197A true JPS59224197A (ja) | 1984-12-17 |
| JPH0160959B2 JPH0160959B2 (ja) | 1989-12-26 |
Family
ID=14207073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097989A Granted JPS59224197A (ja) | 1983-06-03 | 1983-06-03 | 湿式多層セラミツク基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269589A (ja) * | 1985-09-22 | 1987-03-30 | 小田 和一 | 印刷形成多層プリント基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439580A (en) * | 1977-09-02 | 1979-03-27 | Fujitsu Ltd | Semiconductor device |
| JPS557720A (en) * | 1978-06-30 | 1980-01-19 | Ricoh Co Ltd | Electrostatic latent image developing method |
| JPS55133597A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Multilayer circuit board |
-
1983
- 1983-06-03 JP JP58097989A patent/JPS59224197A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439580A (en) * | 1977-09-02 | 1979-03-27 | Fujitsu Ltd | Semiconductor device |
| JPS557720A (en) * | 1978-06-30 | 1980-01-19 | Ricoh Co Ltd | Electrostatic latent image developing method |
| JPS55133597A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Multilayer circuit board |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269589A (ja) * | 1985-09-22 | 1987-03-30 | 小田 和一 | 印刷形成多層プリント基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0160959B2 (ja) | 1989-12-26 |
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