JPS59205644A - 入出力制御回路 - Google Patents
入出力制御回路Info
- Publication number
- JPS59205644A JPS59205644A JP58080351A JP8035183A JPS59205644A JP S59205644 A JPS59205644 A JP S59205644A JP 58080351 A JP58080351 A JP 58080351A JP 8035183 A JP8035183 A JP 8035183A JP S59205644 A JPS59205644 A JP S59205644A
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- JP
- Japan
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- output
- data
- serial
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は小型コンピュータ、特に制御用コンピュータの
シリアルパラレル変換入出力回路に関する。
シリアルパラレル変換入出力回路に関する。
従来、制御用コンピュータが外部信号の入出力を行う場
合は、第１図に示すように、共通パスライン３、入出力
ボート（Ｉ１０ポート）４を介して入出力端子５との間
に入出力動作を行うか、あるいはシリアルデータコント
ローラ６、シリアルデータライン７、シリアルデータコ
ントローラ１１を介してスレーブコンピュータ２との間
でデータ通信を行い、スレーブコンピュータ２が共通パ
スライン８、Ｉ１０ボート９を介して入出力端子１０と
の間に入出力動作を行い、さらに、その実行結果をスレ
ーブコンピュータ２からマスターコンピュータ１に返答
するように指令していた。
合は、第１図に示すように、共通パスライン３、入出力
ボート（Ｉ１０ポート）４を介して入出力端子５との間
に入出力動作を行うか、あるいはシリアルデータコント
ローラ６、シリアルデータライン７、シリアルデータコ
ントローラ１１を介してスレーブコンピュータ２との間
でデータ通信を行い、スレーブコンピュータ２が共通パ
スライン８、Ｉ１０ボート９を介して入出力端子１０と
の間に入出力動作を行い、さらに、その実行結果をスレ
ーブコンピュータ２からマスターコンピュータ１に返答
するように指令していた。
比較的遠方に対して入出力動作させる場合、前者のよう
にマスターコンピュータ１に属する入出力端子５全用い
ると、信号数の多い共通パスライン３を延ばさなければ
ならなくなシ、結果的に雑音の影響金堂けやすくなる。
にマスターコンピュータ１に属する入出力端子５全用い
ると、信号数の多い共通パスライン３を延ばさなければ
ならなくなシ、結果的に雑音の影響金堂けやすくなる。
また、後者のようにスレーブコンピュータ２に属する入
出力端子１０を用いることは、簡単な入出力動作だけの
ためにコンピュータを用意しなければならなくなシ、煩
雑である。
出力端子１０を用いることは、簡単な入出力動作だけの
ためにコンピュータを用意しなければならなくなシ、煩
雑である。
本発明はフォーマット化されたシリアルデータにより、
他のコンピュータなどを介さず直接に入出力動作を行う
ことによシ上記欠点を解決し、距離のある場所への入出
力制御ヲ簡素化できるようにしたシリアルパラレル変換
入出力制御回路を提供するものである。
他のコンピュータなどを介さず直接に入出力動作を行う
ことによシ上記欠点を解決し、距離のある場所への入出
力制御ヲ簡素化できるようにしたシリアルパラレル変換
入出力制御回路を提供するものである。
この発明は、入力されるシリアルデータを転送りロック
に従って同期をとシ、データが正常であることを確認し
て制御信号を発生させるコントロール回路と、シリアル
データをシリアル入力とし、下記Ｉ１０データラッテ回
路の出力をパラレル入力とするシリアルパラレルシフト
レジスタと、そのシフトレジスタのパラレル出力を入力
とし、外部インタフェース信号と入出力動作を行うＩ１
０テータラッテ回路と、上記シリアルパラレルシフトレ
ジスタのシリアル出力と上記コントロール回路の出力を
入力とするシリアルデータ発生部とから構成される。
に従って同期をとシ、データが正常であることを確認し
て制御信号を発生させるコントロール回路と、シリアル
データをシリアル入力とし、下記Ｉ１０データラッテ回
路の出力をパラレル入力とするシリアルパラレルシフト
レジスタと、そのシフトレジスタのパラレル出力を入力
とし、外部インタフェース信号と入出力動作を行うＩ１
０テータラッテ回路と、上記シリアルパラレルシフトレ
ジスタのシリアル出力と上記コントロール回路の出力を
入力とするシリアルデータ発生部とから構成される。
出力動作をする場合、シリアルパラレルシフトレジスタ
に入力されたデータは、データが正常であることがコン
トロール回路で判定されるとＩ１０ホールドレジスタに
入力され外部インタフェース信号として出力される。入
力動作をする場合は外部インタフェース信号からＩ１０
ホールドレジスタを介してシリアルパラレルシフトレジ
スタに入力され、コントロール回路の出力とともにフォ
ーマット化されてシリアルデータとさｔＬる。
に入力されたデータは、データが正常であることがコン
トロール回路で判定されるとＩ１０ホールドレジスタに
入力され外部インタフェース信号として出力される。入
力動作をする場合は外部インタフェース信号からＩ１０
ホールドレジスタを介してシリアルパラレルシフトレジ
スタに入力され、コントロール回路の出力とともにフォ
ーマット化されてシリアルデータとさｔＬる。
次に本発明の実施例について図面を参照し、て説明する
。第２図は実施例のブロック図であり、第３図はシリア
ルデータのフォーマット図である。
。第２図は実施例のブロック図であり、第３図はシリア
ルデータのフォーマット図である。
シリアルデータ入力端子ＲｘＤより第３図（ａ）に示す
データが入力されると、コントロール回路において同期
コードの一致をとシ、さらにアドレスコト ードがこの入出力制御回路と同一の場合には、第５図の
タイミング図に示すように出力データはシリアルパラレ
ルシフトレジスタにシリアル入力され、パリティチェッ
クを行った結果が良好であれば、Ｉ１０データラッチに
格納されるようにラッテクロック１２が動作する。この
とき入出力設定信号２０が出力の状態であればＩ１０デ
ータラッチにラッテされ、外部インタフェース信号に出
力される。また、シリアルデータ入力端子ＲｘＤより第
３図（ｂ）に示すデータが入力されると、出力モードの
場合と同様に同期コード、アドレスコードについて同一
であることをチェックし、次に入出力設定信号２０が入
力の状態であれば第６図のタイミング図に示すように外
部インタフェース信号はＩ１０データラッチにラッチさ
れ、シリアルパラレルシフトレジスタによってパラレル
データがらシリアルデータに変換され、コントロール回
路よυ派生された同期コード、アドレスコード、シリア
ルデータ発生部によシ付加されたパリティビットと供に
第３図（Ｃ）に示すようにフォーマット化されてシリア
ルデータ出力端子ＴｘＤよシ出力される。
データが入力されると、コントロール回路において同期
コードの一致をとシ、さらにアドレスコト ードがこの入出力制御回路と同一の場合には、第５図の
タイミング図に示すように出力データはシリアルパラレ
ルシフトレジスタにシリアル入力され、パリティチェッ
クを行った結果が良好であれば、Ｉ１０データラッチに
格納されるようにラッテクロック１２が動作する。この
とき入出力設定信号２０が出力の状態であればＩ１０デ
ータラッチにラッテされ、外部インタフェース信号に出
力される。また、シリアルデータ入力端子ＲｘＤより第
３図（ｂ）に示すデータが入力されると、出力モードの
場合と同様に同期コード、アドレスコードについて同一
であることをチェックし、次に入出力設定信号２０が入
力の状態であれば第６図のタイミング図に示すように外
部インタフェース信号はＩ１０データラッチにラッチさ
れ、シリアルパラレルシフトレジスタによってパラレル
データがらシリアルデータに変換され、コントロール回
路よυ派生された同期コード、アドレスコード、シリア
ルデータ発生部によシ付加されたパリティビットと供に
第３図（Ｃ）に示すようにフォーマット化されてシリア
ルデータ出力端子ＴｘＤよシ出力される。
第４図にはシリアルパラレルシフトレジスタとＩ１０デ
ータラッチの回路図金示した。シリアルパラレル選択信
号１３がハイレベルのときシフトクロック１４が立下が
ればＲｘＤを入力とするシリアルシフトレジスタとして
動作し、シリアルパラレル選択信号１３がローレベルの
ときシフトクロック１４が立下がれば、Ｉ１０データラ
ッテの出力を入力とするパラレルシフトレジスタとして
動作する。また、入出力設定信号２０がハイレベルのと
きラッチクロック１２がハイレベルとなれば外部インタ
フェース信号がラッテされ、入出力設定信号２０がロー
レベルのときラッチクロック１２がハイレベルとなれば
シリアルパラレルシフトレジスタの出力信号がラッチさ
れ、外部インタフェース信号として出力される。
ータラッチの回路図金示した。シリアルパラレル選択信
号１３がハイレベルのときシフトクロック１４が立下が
ればＲｘＤを入力とするシリアルシフトレジスタとして
動作し、シリアルパラレル選択信号１３がローレベルの
ときシフトクロック１４が立下がれば、Ｉ１０データラ
ッテの出力を入力とするパラレルシフトレジスタとして
動作する。また、入出力設定信号２０がハイレベルのと
きラッチクロック１２がハイレベルとなれば外部インタ
フェース信号がラッテされ、入出力設定信号２０がロー
レベルのときラッチクロック１２がハイレベルとなれば
シリアルパラレルシフトレジスタの出力信号がラッチさ
れ、外部インタフェース信号として出力される。
他の実施例としては第３図に示したチータフオーマット
の代υに他のシリアルデータフォーマットを用いる方法
、すなわち、ＨＤＬｃ（ハイレベルデータリンク制御手
順）フォーマットなど、また、パリティビットの代シに
、ＣＲＣ（サイクリックリダンダンシーチェックビット
）シーケンス、ＥＣＣ（エラーコレクトコード）などを
用いる方法などがある。また、入出力設定信号２０に関
しては外部インタフェース信号のそれぞれに対応する信
号を用意する方法、入出力設定信号自体を設定するデー
タ全シリアル入力信号ＲｘＤより入力させる方法などが
ある。
の代υに他のシリアルデータフォーマットを用いる方法
、すなわち、ＨＤＬｃ（ハイレベルデータリンク制御手
順）フォーマットなど、また、パリティビットの代シに
、ＣＲＣ（サイクリックリダンダンシーチェックビット
）シーケンス、ＥＣＣ（エラーコレクトコード）などを
用いる方法などがある。また、入出力設定信号２０に関
しては外部インタフェース信号のそれぞれに対応する信
号を用意する方法、入出力設定信号自体を設定するデー
タ全シリアル入力信号ＲｘＤより入力させる方法などが
ある。
本発明は以上説明したように、シリアルパラレルシフト
レジスタとＩ１０データラッテを含む回路を構成するこ
とによシ、シリアルデータによ多中継される入出力制瞬
万式を簡素化する効果がある。
レジスタとＩ１０データラッテを含む回路を構成するこ
とによシ、シリアルデータによ多中継される入出力制瞬
万式を簡素化する効果がある。
第１図は従来方式によるシステム構成例、第２図は本発
明の一実施例のブロック図、第３図はシリアルチータフ
オーマット図、第４図はシリアルパラレルシフトレジス
タとＩ１０データラッチの回路図、第５図は実施例の出
力モードのタイミング図、第６図は実施例の入力モード
のタイミング図、である。 なお図において、１・・・・・・マスターコンピュータ
、２・・・・・・スレーブコンピュータ、３・・・・・
・共通ハスライン、４・・・・・・Ｉ１０ポート、５・
・・・・・入出力端子、６・・・・・・シリアルデータ
コントローラ、７・・・・・・シリアルデータライン、
８・・・・・・共通パスライン、９・・・・・・Ｉ１０
ポート、１０・・・・・・入出力端子、１１・・・・・
・シリアルデータコントローラ、１２・・・・・・ラッ
テクロック、１３・・・・・・シリアル／パラレル選択
信号、１４・・・・・・シフトクロック、１５・・・・
・・シリアル化外部信号、１６・・・・・・フォーマッ
ト化データ、１７・・・・・・シリアルデータ発生コン
トロール信号、１８・・・・・・転送りロック信号、１
９・・・・・・ンリアル入力信号、２０・・・・・・入
出力設定信号、２１・・・・・・シリアル出力信号、２
２・・・・・・Ｄタイプフリップフロッグ、２３・・・
・・・ラッチ回路、２４・・・・・・同期コード、２５
・・・・・・アドレスコード、２６・・・・・・入出力
指定ビット、２７・・・・・・出力データ、２８・・・
・・・パリティビット、２９ （。 ・・・・・・入力データ、である。 亘ｔ′１゜ 代理人 弁理士 内 原 日 １１，１゛７）
明の一実施例のブロック図、第３図はシリアルチータフ
オーマット図、第４図はシリアルパラレルシフトレジス
タとＩ１０データラッチの回路図、第５図は実施例の出
力モードのタイミング図、第６図は実施例の入力モード
のタイミング図、である。 なお図において、１・・・・・・マスターコンピュータ
、２・・・・・・スレーブコンピュータ、３・・・・・
・共通ハスライン、４・・・・・・Ｉ１０ポート、５・
・・・・・入出力端子、６・・・・・・シリアルデータ
コントローラ、７・・・・・・シリアルデータライン、
８・・・・・・共通パスライン、９・・・・・・Ｉ１０
ポート、１０・・・・・・入出力端子、１１・・・・・
・シリアルデータコントローラ、１２・・・・・・ラッ
テクロック、１３・・・・・・シリアル／パラレル選択
信号、１４・・・・・・シフトクロック、１５・・・・
・・シリアル化外部信号、１６・・・・・・フォーマッ
ト化データ、１７・・・・・・シリアルデータ発生コン
トロール信号、１８・・・・・・転送りロック信号、１
９・・・・・・ンリアル入力信号、２０・・・・・・入
出力設定信号、２１・・・・・・シリアル出力信号、２
２・・・・・・Ｄタイプフリップフロッグ、２３・・・
・・・ラッチ回路、２４・・・・・・同期コード、２５
・・・・・・アドレスコード、２６・・・・・・入出力
指定ビット、２７・・・・・・出力データ、２８・・・
・・・パリティビット、２９ （。 ・・・・・・入力データ、である。 亘ｔ′１゜ 代理人 弁理士 内 原 日 １１，１゛７）
Claims (1)
- シリアルデータを転送りロックに従って同期をとシ、デ
ータが正常であることを確認して制御信号を発生させる
コントロール回路と、前記シリアルデータをシリアル入
力とし、入出力データラソテ回路の出力をパラレル入力
とするシリアルパラレルシフトレジスタと、該シフトレ
ジスタのパラレル出力を入力とし、外部インタフェース
信有と入出力動作を行うＩ１０データラッテ回路と、前
記シリアルパラレルシフトレジスタのシリアル出力と、
上記コントロール回路の出力を入力とするシリアルデー
タ発生部とを有することを特徴とする入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080351A JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080351A JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205644A true JPS59205644A (ja) | 1984-11-21 |
| JPH0225209B2 JPH0225209B2 (ja) | 1990-06-01 |
Family
ID=13715827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080351A Granted JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183643U (ja) * | 1987-05-15 | 1988-11-25 | ||
| JPH04174044A (ja) * | 1989-12-02 | 1992-06-22 | Motorola Inc | データ・インターフェース・システム |
-
1983
- 1983-05-09 JP JP58080351A patent/JPS59205644A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183643U (ja) * | 1987-05-15 | 1988-11-25 | ||
| JPH0546105Y2 (ja) * | 1987-05-15 | 1993-12-01 | ||
| JPH04174044A (ja) * | 1989-12-02 | 1992-06-22 | Motorola Inc | データ・インターフェース・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225209B2 (ja) | 1990-06-01 |
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