JPH0225209B2 - - Google Patents
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- Publication number
- JPH0225209B2 JPH0225209B2 JP58080351A JP8035183A JPH0225209B2 JP H0225209 B2 JPH0225209 B2 JP H0225209B2 JP 58080351 A JP58080351 A JP 58080351A JP 8035183 A JP8035183 A JP 8035183A JP H0225209 B2 JPH0225209 B2 JP H0225209B2
- Authority
- JP
- Japan
- Prior art keywords
- serial
- input
- data
- output
- signal
- Prior art date
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- Expired - Lifetime
Links
- 238000012546 transfer Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は小型コンピユータ、特に制御用コンピ
ユータのシリアルパラレル変換入出力回路に関す
る。
ユータのシリアルパラレル変換入出力回路に関す
る。
従来、制御用コンピユータが外部信号の入出力
を行う場合は、第１図に示すように、共通バスラ
イン３、入出力ポート（Ｉ／Ｏポート）４を介し
て入出力端子５との間に入出力動作を行うか、あ
るいはシリアルデータコントローラ６、シリアル
データライン７、シリアルデータコントローラ１
１を介してスレーブコンピユータ２との間でデー
タ通信を行い、スレーブコンピユータ２が共通バ
スライン８、Ｉ／Ｏポート９を介して入出力端子
１０との間に入出力動作を行い、さらに、その実
行結果をスレーブコンピユータ２からマスターコ
ンピユータ１に返答するように指令していた。
を行う場合は、第１図に示すように、共通バスラ
イン３、入出力ポート（Ｉ／Ｏポート）４を介し
て入出力端子５との間に入出力動作を行うか、あ
るいはシリアルデータコントローラ６、シリアル
データライン７、シリアルデータコントローラ１
１を介してスレーブコンピユータ２との間でデー
タ通信を行い、スレーブコンピユータ２が共通バ
スライン８、Ｉ／Ｏポート９を介して入出力端子
１０との間に入出力動作を行い、さらに、その実
行結果をスレーブコンピユータ２からマスターコ
ンピユータ１に返答するように指令していた。
比較的遠方に対して入出力動作させる場合、前
者のようにマスターコンピユータ１に属する入出
力端子５を用いると、信号数の多い共通バスライ
ン３を延ばさなければならなくなり、結果的に雑
音の影響を受けやすくなる。また、後者のように
スレーブコンピユータ２に属する入出力端子１０
を用いることは、簡単な入出力動作だけのために
コンピユータを用意しなければならなくなり、煩
雑である。
者のようにマスターコンピユータ１に属する入出
力端子５を用いると、信号数の多い共通バスライ
ン３を延ばさなければならなくなり、結果的に雑
音の影響を受けやすくなる。また、後者のように
スレーブコンピユータ２に属する入出力端子１０
を用いることは、簡単な入出力動作だけのために
コンピユータを用意しなければならなくなり、煩
雑である。
本発明はフオーマツト化されたシリアルデータ
により、他のコンピユータなどを介さず直接に入
出力動作を行うことにより上記欠点を解決し、距
離のある場所への入出力制御を簡素化できるよう
にしたシリアルパラレル変換入出力制御回路を提
供するものである。
により、他のコンピユータなどを介さず直接に入
出力動作を行うことにより上記欠点を解決し、距
離のある場所への入出力制御を簡素化できるよう
にしたシリアルパラレル変換入出力制御回路を提
供するものである。
この発明は、入力されるシリアルデータを転送
クロツクに従つて同期をとり、データが正常であ
ることを確認して制御信号を発生させるコントロ
ール回路と、シリアルデータをシリアル入力と
し、下記Ｉ／Ｏデータラツチ回路の出力をパラレ
ル入力とするシリアルパラレルシフトレジスタ
と、そのシフトレジスタのパラレル出力を入力と
し、外部インタフエース信号と入出力動作を行う
Ｉ／Ｏデータラツチ回路と、上記シリアルパラレ
ルシフトレジスタのシリアル出力と上記コントロ
ール回路の出力を入力とするシリアルデータ発生
部とから構成される。
クロツクに従つて同期をとり、データが正常であ
ることを確認して制御信号を発生させるコントロ
ール回路と、シリアルデータをシリアル入力と
し、下記Ｉ／Ｏデータラツチ回路の出力をパラレ
ル入力とするシリアルパラレルシフトレジスタ
と、そのシフトレジスタのパラレル出力を入力と
し、外部インタフエース信号と入出力動作を行う
Ｉ／Ｏデータラツチ回路と、上記シリアルパラレ
ルシフトレジスタのシリアル出力と上記コントロ
ール回路の出力を入力とするシリアルデータ発生
部とから構成される。
出力動作をする場合、シリアルパラレルシフト
レジスタに入力されたデータは、データが正常で
あることがコントロール回路で判定されるとＩ／
Ｏホールドレジスタに入力され外部インタフエー
ス信号として出力される。入力動作をする場合は
外部インタフエース信号からＩ／Ｏホールドレジ
スタを介してシリアルパラレルシフトレジスタに
入力され、コントロール回路の出力とともにフオ
ーマツト化されてシリアルデータとされる。
レジスタに入力されたデータは、データが正常で
あることがコントロール回路で判定されるとＩ／
Ｏホールドレジスタに入力され外部インタフエー
ス信号として出力される。入力動作をする場合は
外部インタフエース信号からＩ／Ｏホールドレジ
スタを介してシリアルパラレルシフトレジスタに
入力され、コントロール回路の出力とともにフオ
ーマツト化されてシリアルデータとされる。
次に本発明の実施例について図面を参照して説
明する。第２図は実施例のブロツク図であり、第
３図はシリアルデータのフオーマツト図である。
シリアルデータ入力端子Ｒ×Ｄより第３図ａに示
すデータが入力されると、コントロール回路にお
いて同期コードの一致をとり、さらにアドレスコ
ードがこの入出力制御回路と同一の場合には、第
５図のタイミング図に示すように出力データはシ
リアルパラレルシフトレジスタにシリアル入力さ
れ、パリテイチエツクを行つた結果が良好であれ
ば、Ｉ／Ｏデータラツチに格納されるようにラツ
チクロツク１２が動作する。このとき入出力設定
信号２０が出力の状態であればＩ／Ｏデータラツ
チにラツチされ、外部インタフエース信号に出力
される。また、シリアルデータ入力端子Ｒ×Ｄよ
り第３図ｂに示すデータが入力されると、出力モ
ードの場合と同様に同期コード，アドレスコード
について同一であることをチエツクし、次に入出
力設定信号２０が入力の状態であれば第６図のタ
イミング図に示すように外部インタフエース信号
はＩ／Ｏデータラツチにラツチされ、シリアルパ
ラレルシフトレジスタによつてパラレルデータか
らシリアルデータに変換され、コントロール回路
より派生された同期コード，アドレスコード、シ
リアルデータ発生部により付加されたパリテイビ
ツトと供に第３図ｃに示すようにフオーマツト化
されてシリアルデータ出力端子Ｔ×Ｄより出力さ
れる。
明する。第２図は実施例のブロツク図であり、第
３図はシリアルデータのフオーマツト図である。
シリアルデータ入力端子Ｒ×Ｄより第３図ａに示
すデータが入力されると、コントロール回路にお
いて同期コードの一致をとり、さらにアドレスコ
ードがこの入出力制御回路と同一の場合には、第
５図のタイミング図に示すように出力データはシ
リアルパラレルシフトレジスタにシリアル入力さ
れ、パリテイチエツクを行つた結果が良好であれ
ば、Ｉ／Ｏデータラツチに格納されるようにラツ
チクロツク１２が動作する。このとき入出力設定
信号２０が出力の状態であればＩ／Ｏデータラツ
チにラツチされ、外部インタフエース信号に出力
される。また、シリアルデータ入力端子Ｒ×Ｄよ
り第３図ｂに示すデータが入力されると、出力モ
ードの場合と同様に同期コード，アドレスコード
について同一であることをチエツクし、次に入出
力設定信号２０が入力の状態であれば第６図のタ
イミング図に示すように外部インタフエース信号
はＩ／Ｏデータラツチにラツチされ、シリアルパ
ラレルシフトレジスタによつてパラレルデータか
らシリアルデータに変換され、コントロール回路
より派生された同期コード，アドレスコード、シ
リアルデータ発生部により付加されたパリテイビ
ツトと供に第３図ｃに示すようにフオーマツト化
されてシリアルデータ出力端子Ｔ×Ｄより出力さ
れる。
第４図にはシリアルパラレルシフトレジスタと
Ｉ／Ｏデータラツチの回路図を示した。シリアル
パラレル選択信号１３がハイレベルのときシフト
クロツク１４が立下がればＲ×Ｄを入力とするシ
リアルシフトレジスタとして動作し、シリアルパ
ラレル選択信号１３がローレベルのときシフトク
ロツク１４が立下がれば、Ｉ／Ｏデータラツチの
出力を入力とするパラレルシフトレジスタとして
動作する。また、入出力設定信号２０がハイレベ
ルのときラツチクロツク１２がハイレベルとなれ
ば外部インタフエース信号がラツチされ、入出力
設定信号２０がローレベルのときラツチクロツク
１２がハイレベルとなればシリアルパラレルシフ
トレジスタの出力信号がラツチされ、外部インタ
ーフエース信号として出力される。
Ｉ／Ｏデータラツチの回路図を示した。シリアル
パラレル選択信号１３がハイレベルのときシフト
クロツク１４が立下がればＲ×Ｄを入力とするシ
リアルシフトレジスタとして動作し、シリアルパ
ラレル選択信号１３がローレベルのときシフトク
ロツク１４が立下がれば、Ｉ／Ｏデータラツチの
出力を入力とするパラレルシフトレジスタとして
動作する。また、入出力設定信号２０がハイレベ
ルのときラツチクロツク１２がハイレベルとなれ
ば外部インタフエース信号がラツチされ、入出力
設定信号２０がローレベルのときラツチクロツク
１２がハイレベルとなればシリアルパラレルシフ
トレジスタの出力信号がラツチされ、外部インタ
ーフエース信号として出力される。
他の実施例としては第３図に示したデータフオ
ーマツトの代りに他のシリアルデータフオーマツ
トを用いる方法、すなわち、HDLC（ハイレベル
データリンク制御手順）フオーマツトなど、ま
た、パリテイビツトの代りに、CRC（サイクリツ
クリダンダンシーチエツクビツト）シーケンス，
ECC（エラーコレクトコード）などを用いる方法
などがある。また、入出力設定信号２０に関して
は外部インタフエース信号のそれぞれに対応する
信号を用意する方法、入出力設定信号自体を設定
するデータをシリアル入力信号Ｒ×Ｄより入力さ
せる方法などがある。
ーマツトの代りに他のシリアルデータフオーマツ
トを用いる方法、すなわち、HDLC（ハイレベル
データリンク制御手順）フオーマツトなど、ま
た、パリテイビツトの代りに、CRC（サイクリツ
クリダンダンシーチエツクビツト）シーケンス，
ECC（エラーコレクトコード）などを用いる方法
などがある。また、入出力設定信号２０に関して
は外部インタフエース信号のそれぞれに対応する
信号を用意する方法、入出力設定信号自体を設定
するデータをシリアル入力信号Ｒ×Ｄより入力さ
せる方法などがある。
本発明は以上説明したように、シリアルパラレ
ルシフトレジスタとＩ／Ｏデータラツチを含む回
路を構成することにより、シリアルデータにより
中継される入出力制御方式を簡素化する効果があ
る。
ルシフトレジスタとＩ／Ｏデータラツチを含む回
路を構成することにより、シリアルデータにより
中継される入出力制御方式を簡素化する効果があ
る。
第１図は従来方式によるシステム構成例、第２
図は本発明の一実施例のブロツク図、第３図はシ
リアルデータフオーマツト図、第４図はシリアル
パラレルシフトレジスタとＩ／Ｏデータラツチの
回路図、第５図は実施例の出力モードのタイミン
グ図、第６図は実施例の入力モードのタイミング
図、である。 なお図において、１……マスターコンピユー
タ、２……スレーブコンピユータ、３……共通バ
スライン、４……Ｉ／Ｏポート、５……入出力端
子、６……シリアルデータコントローラ、７……
シリアルデータライン、８……共通バスライン、
９……Ｉ／Ｏポート、１０……入出力端子、１１
……シリアルデータコントローラ、１２……ラツ
チクロツク、１３……シリアル／パラレル選択信
号、１４……シフトクロツク、１５……シリアル
化外部信号、１６……フオーマツト化データ、１
７……シリアルデータ発生コントロール信号、１
８……転送クロツク信号、１９……シリアル入力
信号、２０……入出力設定信号、２１……シリア
ル出力信号、２２……Ｄタイプフリツプフロツ
プ、２３……ラツチ回路、２４……同期コード、
２５……アドレスコード、２６……入出力指定ビ
ツト、２７……出力データ、２８……パリテイビ
ツト、２９……入力データ、である。
図は本発明の一実施例のブロツク図、第３図はシ
リアルデータフオーマツト図、第４図はシリアル
パラレルシフトレジスタとＩ／Ｏデータラツチの
回路図、第５図は実施例の出力モードのタイミン
グ図、第６図は実施例の入力モードのタイミング
図、である。 なお図において、１……マスターコンピユー
タ、２……スレーブコンピユータ、３……共通バ
スライン、４……Ｉ／Ｏポート、５……入出力端
子、６……シリアルデータコントローラ、７……
シリアルデータライン、８……共通バスライン、
９……Ｉ／Ｏポート、１０……入出力端子、１１
……シリアルデータコントローラ、１２……ラツ
チクロツク、１３……シリアル／パラレル選択信
号、１４……シフトクロツク、１５……シリアル
化外部信号、１６……フオーマツト化データ、１
７……シリアルデータ発生コントロール信号、１
８……転送クロツク信号、１９……シリアル入力
信号、２０……入出力設定信号、２１……シリア
ル出力信号、２２……Ｄタイプフリツプフロツ
プ、２３……ラツチ回路、２４……同期コード、
２５……アドレスコード、２６……入出力指定ビ
ツト、２７……出力データ、２８……パリテイビ
ツト、２９……入力データ、である。
Claims (1)
- １ シリアル入力データの同期コードによつて同
期をとり、該シリアル入力データ内のアドレスコ
ードが指定されたアドレスに一致し、かつデータ
が正常な場合は外部信号とデータ入出力動作を行
う制御信号を発生させ、アドレスが一致しないと
き、またはデータが正常でないときは前記シリア
ル入力データをそのままバイパスさせる動作を行
う制御信号を発生させるコントロール回路と、前
記シリアル入力データをシリアル入力とするシリ
アルパラレルシフトレジスタと、該レジスタ、お
よび外部信号とパラレル入出力動作を行うＩ／Ｏ
データラツチ回路と、前記シリアルパラレルシフ
トレジスタのシリアル出力と前記コントロール回
路の出力とを入力とし、前記シリアル入力データ
をそのまま出力するか、または、前記外部信号を
シリアル転送データに変換して出力するシリアル
データ発生部とを有することを特徴とする入出力
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080351A JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080351A JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205644A JPS59205644A (ja) | 1984-11-21 |
| JPH0225209B2 true JPH0225209B2 (ja) | 1990-06-01 |
Family
ID=13715827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080351A Granted JPS59205644A (ja) | 1983-05-09 | 1983-05-09 | 入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205644A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546105Y2 (ja) * | 1987-05-15 | 1993-12-01 | ||
| GB2238694A (en) * | 1989-12-02 | 1991-06-05 | Motorola Inc | "data interface system " |
-
1983
- 1983-05-09 JP JP58080351A patent/JPS59205644A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205644A (ja) | 1984-11-21 |
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